中 華 大 學

中 華 大 學 碩 士 論 文

CMOS 影像感知器掉落分析之探討

Analysis and Investigation of the Board Level Drop Test and Simulation to the CMOS Image

Sensor

系 所 別：機械工程學系碩士班

學號姓名：M09808037 許翔硯

指導教授：陳精一 博士

陳俊宏 博士

中文摘要

隨著時代的演變與電子產業製程的進步，可攜式電子產品趨向於輕量化、微小 化與多功能性，造就了多功能智慧型手機的盛行。此類型手機幾乎都內建有數位相 機功能，大多為CMOS 鏡頭晶片模組，由於運送與使用過程中產生的碰撞或掉落常 造成此功能失效，主要為連接COMS 晶片與 PBC 之間的銲錫接點產生破裂。基於 了解此電子元件失效的成因，將進行掉落測試實驗與有限元素法分析。

本論文以 CMOS 晶片模組作為研究對象，並使用 JEDEC 規範 JESD22-B104C 中業界較常使用的Condition B 為實驗基礎進行上板掉落測試實驗，實驗主要量測掉 落測試中動態的加速度、應變與電阻，實驗中以動態電阻量測系統判定晶片的失效 與否，建立實驗比對參數。

以有限元素軟體ANSYS 與 ANSYS/LSDYNA 進行有限元素模型建立，並以加 速度邊界法 (Input-D)、支承激振法 (Support Excitation Scheme ,SES) 與位移邊界法 (Input-G) 三種方式進行分析。以上三種方法以實驗之加速度做為邊界條件，並與實 驗量測之應變比對模擬結果，比較各方法之準確性，針對銲錫接點中應力分布情形 預測銲錫接點的失效位置。

在進行模擬分析時，可得到三種方法對於測試板中央位置銲錫接點的應力分布 情形，應力最大值為長軸方向外側銲錫接點，而接點應力主要分布於晶片端或測試 板端，以此模擬結果預測銲錫接點的失效位置。根據實驗應變為基準，加速度邊界 法由於應變動態響應不符合實驗結果，於模擬設計分析排除此方法討論。而在應變 峰值比對中，位移邊界法較優於支承激振法。

關鍵字：CMOS，JEDEC，掉落測試，位移邊界法，支承激振法

ABSTRACT

Solder joint reliability is of great concern to semiconductor and electronic product manufacturers. Due to rapid advancements in the electronic industry, packages with fine pitch ball grid array have been increasingly used in portable electronic devices. The mechanical shock resulting from mishandling during transportation or custom usage may lead to malfunction of product. A Joint Electron Device Engineering Council (JEDEC) standard (JESD22-B111) for a board-level drop test of handheld electronic products was released to specify the drop test procedure and conditions in 2003.

This purpose of this thesis is to investigate the drop test of a specific CMOS image sensor. The topic consists of experiment and finite element simulation through JEDEC Condition B. In experiment, the dynamic behaviors of impact acceleration, strain and resistance are measured. Input-D, supported excitation, and input G are performed in numerical simulation. The correlation between experiment and simulation are compared.

One selects two types of specimen under investigation. One chip on board center does not fail until 150 drops and fifteen chips on board fails at the corner ship after 60 drops and at the center chip after 111 drops.

The comparison of strain along the long side at the bottom of the board between experiment and simulation is well correlated at certain levels for input-D and supported excitation. However, the difference between experiment and input-G should be further studied.

The completeness of this study will be performed with CMOS image sensor and

誌謝

當寫到此頁時，這代表著我的求學生涯已告一個階段性的段落。短暫的研究所 兩年的時間，是漫長的求學生涯中充滿汗水與歡笑卻最充實的一段日子。在這段日 子中，讓我對所有的人、事、物有一種嶄新的認知。

在此首先感謝的是指導教授陳精一老師，曾經我對於寫程式這件事非常的抗拒 與排斥，但陳精一老師卻不厭其煩的指導，甚至連續三天長時間對我進行一對一教 學，讓我了解電腦輔助分析與模擬這領域的重要與發展，給予我研究的方向與動力。

再來感謝指導教授陳俊宏老師，因為大學班導師緣故，從大學開始便教導我處理事 情的態度，在我曾經一度想放棄時，鼓勵並給予我機會，那句做人、做事、做學問 將銘記於心。感謝口試委員涂聰賢博士，對於本論文與振動方面問題的指教並提供 寶貴的意見，使此論文得以更加完善。再者感謝系上許隆結老師與任貽明老師，從 我大學至研究所對於生活與學業的排疑解惑。也感謝蔣旭堂博士與謝勝終博士對我 工作時的指點與輔導。

研究所生涯中，感謝同窗建偉、智宏、正文、俊嘉與彥達在於研究時的討論，

每在夜深人靜時的技藝切磋，給我研究生涯的無限的歡樂與回憶。再者感謝學弟偉 峻與政昇對於我研究過程中的輔助與幫忙。而學弟子儀、洸偉、宏昌、懷哲等，感 謝你們帶來歡笑與嘴上功夫的磨練，使我的研究生活不在灰暗中度過。感謝中華大 學壘球聯隊的竹晏、郁迪、明軒等全隊隊員，在我的球員生涯留下輝煌的一筆。也 感謝機械系系隊的所有學弟與我在球場上的配合，特別感謝梁胖、小銘、小嫘與阿 不基學長在我打球時期的照顧與指導。

不免俗的在此感謝我的父母與兩位弟弟翔奕與翔宥，兩位弟弟於我在外求學時 幫助家中並照顧父母，感謝父母對我的鼓勵與期許，感謝你們一直以來的支持，你 們的包容與陪伴是支持我拿到此學位的動力。

最後，因為需要感謝的人數實在太多，如有沒提到的朋友們在此一並感謝。感 謝大家在於我研究過程中的幫助或生活上的指點，並祝福各位平安、順心。

章節目錄

中文摘要... i

ABSTRACT ...ii

誌謝...iii

章節目錄... iv

圖目錄... vi

表目錄... ix

第一章 緒論... 1

1.1 研究動機... 1

1.2 前言... 2

1.3 文獻回顧... 3

1.4 研究方法... 9

第二章 上板掉落測試介紹與機台架構... 10

2.1 上板掉落測試規範簡介... 10

2.2 上板掉落測試基礎理論... 14

2.3 地基結構設計... 16

第三章 上板掉落測試實驗... 17

3.1 上板掉落測試實驗設備... 17

3.2 加速度、應變與電阻動態擷取系統... 21

3.2.1 加速度與應變動態擷取系統... 21

3.2.2 動態電阻擷取系統... 23

3.3 上板掉落測試實驗... 25

第四章 上板掉落測試有限元素模擬... 36

4.1 CMOS晶片模組掉落測試有限元素模型... 36

4.1.1 幾何尺寸與機械性質... 36

4.1.2 有限元素模型與對稱邊界條件... 39

4.2 有限元素分析理論... 46

4.3 CMOS晶片模組掉落測試有限元素模擬... 50

4.4 上板掉落測試有限元素模擬討論... 61

第五章 結果與討論... 65

參考文獻... 67

圖目錄

圖1- 1 錫球接點示意圖... 2

圖1- 2 自由掉落法示意圖... 5

圖1- 3 加速度邊界法示意圖... 6

圖1- 4 支承激振法示意圖[21] ... 7

圖2- 1 標準測試板示意圖[5] ... 10

圖2- 2 掉落測試設備與PCB組件之安裝示意圖[5]... 11

圖2- 3 衝擊脈波波型與公式... 12

圖2- 4 掉落衝擊過程示意圖... 14

圖2- 5 機台地基示意圖... 16

圖3- 1 掉落測試機... 17

圖3- 2 光閘計時器... 18

圖3- 3 加速規 350B04 ... 18

圖3- 4 單軸向應變規... 19

圖3- 5 資料擷取裝置... 19

圖3- 6 動態電阻擷取系統... 20

圖3- 7 加速規剖面圖... 22

圖3- 8 加速度與應變擷取系統流程圖... 22

圖3- 9 加速度與應變擷取系統擷取畫面... 23

圖3- 10 動態電組擷取系統資料擷取流程... 24

圖3- 11 上板掉落測試機台操作流程 ... 26

圖3- 12 加速規與應變規安裝位置圖... 27

圖3- 16 十五顆鏡頭晶片模組JEDEC測試板... 33

圖3- 17 單顆CMOS晶片模組掉落測試次數 ... 34

圖3- 18 單顆CMOS晶片模組掉落測試電阻峰值歷程 ... 34

圖3- 19 十五顆CMOS晶片模組掉落測試失效次數與位置 ... 35

圖3- 20 十五顆CMOS晶片模組失效晶片電阻歷程 ... 35

圖4- 1 CMOS晶片模組剖面圖 ... 36

圖4- 2 CMOS晶片模組平面尺寸圖 ... 37

圖4- 3 巨集各參數相關位置... 41

圖4- 4 四分之一模型建立區塊... 42

圖4- 5 CMOS晶片模組四分之一有限元素模型 ... 42

圖4- 6 單顆CMOS晶片模組四分之一有限元素模型正視圖 ... 43

圖4- 7 單顆CMOS晶片模組四分之一有限元素模型斜視圖 ... 43

圖4- 8 十五顆CMOS晶片模組四分之一有限元素模型正視圖 ... 44

圖4- 9 十五顆CMOS晶片模組四分之一有限元素模型斜視圖 ... 44

圖4- 10 單顆CMOS晶片模組四分之一模型對稱性鎖點位置圖 ... 45

圖4- 11 十五顆CMOS晶片模組四分之一模型對稱性鎖點位置圖... 45

圖4- 12 時間在t 狀態示意圖

i

... 47

圖4- 13 三種模擬方式模型、負載與邊界條件... 52

圖4- 14 單顆晶片模組三種模擬方式與實驗應變時間關係圖... 53

圖4- 15 單顆晶片模組三種模擬方式應力與時間關係圖... 53

圖4- 16 十五顆晶片模組三種模擬方式與實驗應變時間關係圖... 54

圖4- 17 十五顆晶片模組三種模擬方式應力與時間關係圖... 54

圖4- 18 單顆晶片模組位移邊界法銲錫接點應力分布圖... 55

圖4- 19 單顆晶片模組支承激振法銲錫接點應力分布圖... 55

圖4- 20 單顆晶片模組加速度邊界法銲錫接點應力分布圖... 56

圖4- 21 單顆晶片模組銲錫接點最大長軸方向應力時間關係圖... 57

圖4- 22 單顆晶片模組銲錫接點最大等效應力時間關係圖... 57

圖4- 23 十五顆晶片模組位移邊界法銲錫接點應力分布圖... 58

圖4- 24 十五顆晶片模組支承激振法銲錫接點應力分布圖... 58

圖4- 25 十五顆晶片模組加速度邊界法銲錫接點應力分布圖... 59

圖4- 26 十五顆晶片模組銲錫接點最大長軸方向應力時間關係圖... 60

圖4- 27 十五顆晶片模組銲錫接點最大等效應力時間關係圖... 60

圖4- 28 單顆晶片模組位移邊界法與支承激振法應變之比較圖... 62

圖4- 29 十五顆晶片模組位移邊界法與支承激振法應變之比較圖... 62

圖4- 30 單顆晶片模組位移邊界法與支承激振法銲錫接點最大長軸方向應力位置時 間歷程圖... 63

圖4- 31 單顆晶片模組位移邊界法與支承激振法銲錫接點最大等效應力位置時間歷 程圖... 63

圖4- 32 十五顆晶片模組位移邊界法與支承激振法銲錫接點最大長軸方向應力位置 時間歷程圖... 64

圖4- 33 十五顆晶片模組位移邊界法與支承激振法錫球接點最大等效應力位置時間 歷程圖... 64

表目錄

表2- 1 八個等級的脈衝狀態... 13

表3- 1 各等級條件衝擊面材料表... 27

表3- 2 Condition B五次掉落結果 ... 28

表3- 3 單顆晶片模組掉落測試實驗結果... 31

表3- 4 十五顆晶片模組掉落測試實驗結果... 32

表4- 1 CMOS晶片模組各層材料厚度表 ... 37

表4- 2 各層材料機械性質之材料參數... 38

第一章 緒論

1.1 研究動機

時至今日可攜式電子產品已成為生活中不可或缺的重要一環，如常見的手機、

MP3 與數位相機等，皆為可攜式電子產品中具代表性的產品。隨著時代的演變與電 子產業製程技術的進步，現今可攜式電子產品趨向於輕量化、微小化與多功能性發 展。

以多功能性為前提的技術整合下，現今多數的可攜式電子產品皆具有數位相機 此功能，如各廠牌智慧型手機、筆記型電腦、掌上型電腦 (PDA)等。而此功能以 CCD (Charge Coupled Device,感光耦合元件) 與 CMOS (Complementary Metal-Oxide Semiconductor,互補性氧化金屬半導體) 此類晶片模組為主，其中 CMOS 晶片模組以 低耗電量與成本佔據鏡頭市場較大的份額。為了產品便於攜帶與使用，此類可攜式 電子產品亦朝微小化與輕量化發展，而產品尺寸縮減與輕量化的同時，也令使用者 在使用過程中發生不慎掉落的機率相對提高，導致產品因掉落或碰撞產生電子元件 失效進而造成產品無法使用。

以可攜式電子產品中較常發生損壞的照相功能，即 CMOS 晶片模組為研究對 象，針對CMOS 晶片模組在發生掉落衝擊時所造成的損壞，以有限元素法進行分析 與探討，進而在研發過程中有效的縮短研發歷程。

1.2 前言

電子產品因科技產業封裝技術的更新進步走入輕量化、微小化與多功能的市場 導向，因此電子構裝 (Electronic Packaging) 勢必將在尺寸縮減與多層堆疊的情形 下，同時增加 I/O 接腳數以傳遞更多的電子訊號。然而隨著構裝體 I/O 接腳的數量 增加，利用銲錫接點 (Solder Joint) 作為電訊的傳輸已成為必要的方式，如圖 1-1 所 示。銲錫接點是連接晶片與印刷電路板 (Print Circuit Board, PCB) 的重要橋樑，並 扮演著導熱、導電、黏著及支撐的角色。在電子產業中電子產品的失效 (Failure) 為 產業所關心的重要課題之一，失效是指在電子產品中任意一個元件喪失其功能，而 導致產品無法運作。

晶片

圖1- 1 錫球接點示意圖

近年為符合各國電子產品環保規範要求含鉛錫球材質已被禁止使用，業者以無 鉛錫球取代原本的含鉛錫球，但無鉛合金錫球在材料性質而言比有鉛錫合金錫球硬 且脆，造成銲錫接點較容易受衝擊而導致破裂，因此銲錫接點破裂與電子構裝的失 效有著密切的關係，此一課題引起許多產學人士研究。針對此問題，電子工程設計 發展聯合會 (Joint Electron Device Engineering Council, JEDEC) 訂定了加速熱循環 測試 (Thermal Cycling Test, TCT) 、加速熱衝擊測試 (Thermal Shock Test, TST)、電 力循環測試 (Power Cycle) 等規範，作為探討銲錫接點可靠度的方法，傳統上板電 子構裝 (Board Level) 可靠度是指在熱循環下之疲勞強度或預估壽命，或疲勞壽命。

印刷電路板(PCB)

銲錫接點 (Solder Joint)

隨著市場需求各種電子產品趨向於隨身化、輕量化與微小化，但這也造成使用 者在使用中容易產生掉落或碰撞等情形的發生，再加上業者運輸過程所產生的機械 衝擊，將造成錫球接點失效進而導致產品無法使用，因此手提式電子產品掉落時，

錫球接點所受衝擊的可靠度成為電子封裝與製造業者極為關注的問題。

1.3 文獻回顧

在掉落測試發展初期，主要以產品掉落試驗為主，討論試體在不同角度與高度 掉落，比較其產生的衝擊反應、PCB 的衝擊加速度大小與應變、產品外殼以及電池 座的可靠度，相較於產品內部的IC 元件，該項測試更適用於產品外部結構，比如產 品的機殼、螢幕的破壞。Lim 與 Low[1]應用掉落測試機，以行動電話進行實驗，探 討電子產品在不同掉落高度與角度所產生的衝擊加速度，可藉此改良產品的設計以 及材料的選擇。Seah 等人[2]考慮產品受到衝擊時，內部 PCB 的反應是封裝體失效 的因素之ㄧ，進行產品掉落測試，量測內部PCB 的應變與外部機殼的加速度，結果 顯示應變與加速度之間有良好的相關性。Lim 等人[3]以數種可攜式電子產品進行掉 落測試，研究產品承受掉落衝擊後其內部封裝體周圍的應變與外部機殼的加速度反 應，探討各式產品的可靠度，作為之後產品設計的根據。

但由於產品的結構複雜，無法有效量取銲錫接點的暫態資料，所以對於評估產 品中表面黏著元件的可靠度，仍具有困難與問題存在，欲解決上述問題則必須進行 上板電子封裝的掉落。Ong[4]等人分別進行產品與上板掉落測試，並且比較兩者產 生的衝擊脈波與應變的差異，結果顯示在產品掉落測試中，PCB 的變形受到產品機

上板電子封裝的掉落測試不易達到，並且無法有效控制試片掉落的角度及產生 有效的衝擊加速度效果，因此電子工程設計發展聯合會提供了一個上板電子封裝掉 落的規範[5-6]，該規範是一種所謂衝擊控制形式 (Pulse Controlled) 的掉落方法，內 容制定了掉落測試機的設計概念、實驗用的試片、資料擷取方式以及掉落衝擊所需 的脈衝狀態。掉落測試機台的設計影響衝擊脈波的因素有許多，建立一台掉落測試 機需要花費許多時間進行實驗使其滿足JEDEC 規範的掉落條件，Ng[7]等人利用實 驗方法找出不同的設計參數對衝擊脈波影響，設計的參數包含掉落高度以及掉落台 與吸收層的材料性質、尺寸。當所有參數確定後，則每次實驗可具有重現性，並可 進行上板掉落測試評估銲錫接點可靠度。

然而可攜式電子產品為了配合市場多元化需求，產品的研發時間縮短，因此掉 落實驗的花費與時間將是產品研發的瓶頸之一。欲解決上述問題，許多研究人員利 用工程分析軟體進行掉落模擬，利用其模擬結果從事封裝體失效機制探討。由研究 文獻可知，掉落測試動態模擬可分為自由掉落法、輸入加速度法與支承激振法三種，

以上方法都是所謂加速度衝擊波掉落，差別在於數值模型的建立與模擬方法不同。

自由掉落法是模擬整個掉落過程，在模型的建立包含掉落台、PCB 組件、固定 PCB 的角柱螺絲、底部剛體座及其上的衝擊吸收層，如圖 1-2 所示，因此模型中的 元素相當多，又因PCB 上的表面黏著元件其幾何尺寸相對於其他部份落差很大，所 以會使求解時間拉長。由於自由掉落法模擬的不確定因素太多，包括掉落台、夾具、

接觸面及導桿之間複雜的摩擦、接觸狀況，衝擊面之間的力學行為等，欲達到與實 驗數據吻合是非常困難的一件事，必須調整正確與適當的模型參數。

圖1- 2 自由掉落法示意圖

Xie 等人[8]採用非 JEDEC 規範之自由掉落法，進行手機上板電子封裝測試與模 擬，比較PCB 的位移與塑性變形反應，但其結果不佳。相關上板掉落測試與模擬[9-10]

顯示衝擊脈波與應變在測試與模擬兩者之間有合理的相關性，但模擬數值不甚理 想，目前已不採用該方法。

由於自由掉落法模擬方式不甚理想，Tee[12-20]研究團隊開發所謂加速度邊界法 (Input G Method) 來進行模擬。該方法是基於進行掉落測試之後，實際掉落的加速 度歷程為已知，在模擬時將已知的加速度歷程視為PCB 螺絲固定處的邊界條件。而 使用實驗得之衝擊脈波的優點在於，實驗所得衝擊脈波已將掉落測試環境中的不確 定因素考慮在內，圖 1-3 為加速度邊界法示意圖。配合實驗結果，將衝擊脈波定義 於螺絲固定處，加速度邊界法可應用於任何PCB 安裝架構，由於僅建構 PCB 及封 裝體，因此模型的元素大量減少，並可將錫球分割為較細的元素，獲得較佳的模擬 結果。

圖1- 3 加速度邊界法示意圖

在Tee 的研究團隊中，由[14]可知實驗與模擬在 PCB 板子長度方向的應變具有 高度吻合性，由此可以確認掉落數值模擬的可靠性，銲錫接點的應力反應就可視為 失效判別依據，由[15]可知剝離應力 (Peeling Stress) 是導致錫球接點破壞最主要的 原因，同時也發現銲錫接點的應力、應變與電阻反應之相關性。此點說明了掉落模 擬的必要性，因為進行掉落測試時無法在如此小的銲錫接點量測應力。Luan[16]針 對SiP (System-in Package) ，以不同封裝尺寸、封裝布局、接點分布、晶片大小，

進行無鉛 BGA 封裝模組掉落壽命預測，提供設計參考及改進掉落衝擊之可靠度。

Goh[17]針對 WLCSP，進行類似的掉落壽命預測，因此掉落壽命預測僅針對特定類 型的封裝，對於通用性仍須進一步研究探討。

由於加速度邊界法已大量簡化模型，模擬時間的長短在於模擬的步進時間，所 以使用 ANSYS 可縮短模擬時間。但因為 ANSYS 無法接受螺絲部位加速度的外力 負載，故加速度邊界法並不適用於 ANSYS 的暫態動力分析模組，為解決此問題可 將加速度歷程對時間積分兩次，獲得位移的歷程再施加入螺絲固定處即可。再者，

加速度邊界法的解包含有剛體運動，若要模擬測試板承受重複的掉落衝擊，藉此了 解構裝體承受連續衝擊的力學行為是無法達到的。

為了解決上述問題，由 Lai[21-24]研究團隊採用所謂支承激振法 (Support Excitation Scheme ,SES) 來進行模擬。支承激振法[21]是源於振動學中支承外力擾動 的動態系統之數學模式。若將角柱螺絲假設為剛體，則角柱螺絲以下的部份是支承 座，PCB 視為所欲探討的系統，衝擊發生後加速度脈波傳遞至角柱螺絲，故 PCB 的振動反應來自於角柱螺絲支承擾動。將參考座標設定在PCB 螺絲固定處，整個系 統可分離為PCB 試片與六角螺絲以下的支承座兩個獨立系統，其中支承座系統非欲 探討的範圍可不考慮，PCB 試片系統可轉換為螺絲固定處之位移為零，螺絲固定處 的擾動轉化為等效外力作用於整個PCB 試片系統上，如圖 1-4 所示。此模擬可直接 在ANSYS 的暫態模組求得解答。

圖1- 4 支承激振法示意圖[21]

上板掉落可靠度是指在特定條件下失效時的掉落次數，意即銲錫接點在每次掉 落時將有累積損傷至最終的失效。由於支承激振法的參考座標設定於PCB 螺絲固定 處，只要將兩次掉落的間隔適當選取，可進行重覆掉落之數值模擬[22]，這部份是 加速度邊界法無法達到的。若結構僅考慮線性特性現象，則應用模態疊加法[23]將 更有效降低模擬時間。如欲增加解答之解析度，次結構(Sub-model)的觀念亦可用於 掉落模擬[24]

此外，國內碩博士論文對JEDEC 上板掉落測試及掉落模擬分析也有許多相關研 究[25-29]，內容包含掉落實驗、銲錫接點失效分析以及掉落衝擊動態模擬等問題之 探討。

由於目前市售掉落測試機已被各大廠公司模組化，對於試片要求也相對制式化 與樣板化，造成無法適用於各種PCB 尺寸，陳彥達[30] 於 2009 年提出，使用 JEDEC 規範( JESD22-B111 )自行設計上板掉落測試機台，利用規範驗證此自行設計之掉落 測試機各等級加速度峰值，以試誤法對各種衝擊面材料進行實驗，並對不同的衝擊 面厚度與材質進行有限元素模擬與實驗比對，建立基礎掉落測試衝擊面材料與模擬 資料庫，藉此可於機台改變衝擊面時做為參考。

其後於 2010 年時，謝國章[31]對 JEDEC 規範之標準實驗基版進行頻譜分析，

並使用有限元素軟體 ANSYS 進行模擬，比對實驗與模擬之自然振動頻率與振型模 態，用以驗證上板掉落測試中測試版的材料依據。以業界常用 JEDEC 規範中的 Condition B 作為基準，使用有限元素軟體 ANSYS 模擬，並以加速度邊界法 ( Input-G )、支承激振法( Support Excitation Scheme，SES )與位移邊界法( Input- D ) 三種方式與實驗比較其準確性。

1.4 研究方法

針對研究對象CMOS 晶片模組進行上板掉落測試，以 JEDEC ESD22-B104C[6]

規範中的 Condition B 作為測試條件，進行單顆與十五顆晶片模組測試版的掉落測 試，掉落測試中以規範所制定的條件作為實驗依據，擷取測試板長軸中央應變建立 資料點，並以動態電阻擷取系統監測晶片的失效與否。規範中Condition B 的掉落高 度為112 cm，約為使用者手持行走之高度，故業界較為廣泛使用此條件。

以有限元素軟體 ANSYS，進行有限元素實體模型建立，並以有限元素軟體中 的ANSYS 與 ANSYS/LSDYNA 兩種解題器進行模擬，利用加速度邊界法、支承激 振法與加速度邊界法三種模擬方法進行分析，三種方法皆以實驗所得之加速度作為 邊界條件，以此降低實驗中的不可確定因子的影響。將三種方法之模擬結果與實驗 數據比對各方法之準確性。並以此模擬結果，利用有限元素軟體計算可得各晶片銲 錫接點之應力分布情形，以銲錫接點之應力分布情形，預測各晶片銲錫接點失效位 置。

隨消費者對於電子產品的功能、實用性與可靠度要求日漸提高，如何有效的提 高產品的可靠度與縮短研發歷程成為搶占市場份額的重要因素，成為各電子製造商 的所面臨的重要課題之一。然而掉落測試一直是可攜式電子產品在研發過程中不可 或缺的重要因素，但由於掉落測試實驗需要大量製作產品進行測試，且消耗實驗時 間與成本。因此若能以有限元素分析軟體代入，並有效預測電子元件所受應力狀態 與失效位置，將可縮短掉落測試所需要的時間，當產品改變外型或材料時，無須製

第二章 上板掉落測試介紹與機台架構

2.1 上板掉落測試規範簡介

掉落測試發展初期，主要是以產品進行掉落測試，該項測試以研究產品外部結 構所承受掉落衝擊之反應為主，但由於產品結構複雜，並較難評估內部電子元件的 可靠度，於是JEDEC 提供了上板掉落測試之規範，對掉落測試的實驗方法提出較完 整的建議，進而成為測試之標準。

規範JESD22-B111[5]提供可攜式電子產品的上板掉落實驗方法，規範之目的在 於標準化測試板與測試方法，並給予電子元件掉落可靠度的評估標準。標準測試板 的幾何尺寸為132×77×1 mm

³

，上面有規劃15 個晶片的接腳位置，如圖 2-1 所示。

圖2- 1 標準測試板示意圖[5]

本規範適用於面積或周邊陣列之表面黏著 (Surface Mount Technology, SMT) 封裝體，實驗時，封裝體使用錫球焊接方式黏著於上板試片，將上板電子元件置於 加速度試驗環境中，當上板試片產生過大彎曲造成產品失效時，將評估與計算電子 元件的掉落可靠度。圖2-2 為掉落測試機台與 PCB 組件於 JESD22-B111[5]規範中之 安裝示意圖，其中掉落台 (Drop Table) 經由導桿 (Guide Rods) 上下移動，掉落台 沿導桿所提供之軌道掉落衝擊至底部的剛體座 (Rigid Base)，剛體座上放置一層耐 衝擊材料作為撞擊面 (Strike Surface)，利用更換撞擊面之耐衝擊材料，可控制掉落 衝擊時獲得指定之衝擊脈波，掉落台之底面通常設計為弧面以確保衝擊時與撞擊面 之小面積接觸。測試基板 (Base Plate) 牢固安裝於掉落台上以提供 PCB 的設置，PCB 面朝下並且與基板之間利用10 mm 長的角柱螺絲 (Standoff) 固定，提供 PCB 彎曲 振動的空間。

角柱螺絲 測試板

導桿 加速規

基板 基板

掉落台 撞擊面 掉落台

剛體座

圖2- 2 掉落測試設備與 PCB 組件之安裝示意圖[5]

進行掉落測試時，掉落台自某一個高度自由落下，衝擊底下的撞擊面，產生一 個衝擊脈波作用於掉落台，並藉由角柱螺絲傳遞至PCB組件，造成PCB彎曲振動。

衝擊脈波的形式為半正弦波 (Half Sine)，如圖 2-3 所示，其中峰值加速度 (A

0

) 與 衝擊作用時間 (t

w

) 為掉落試驗中兩個重要的參數，為了確定每次掉落實驗結果的 可信度，在角柱螺絲旁邊放置加速規，於測試過程中監測掉落衝擊時所產生的加速 度是否合乎規範。且規範中制定失效判定的標準，除了可以目視的構裝體破壞之外，

以資料擷取系統監測封裝體的電阻，作為銲錫接點失效的依據，於掉落測試過程首 次監測到電阻超過 1000 Ω，並且在之後的五次掉落之中，連續三次的電阻皆超過 1000 Ω，此時判定構裝體失效。

  0

sin

w

A t A t t







  

 

t w

10% A

0

圖2- 3 衝擊脈波波型與公式

規範 JESD22-B104C[6]提供方法評估電子元件在製程、包裝、運送以及使用過 程中所承受之外力衝擊，制定了八個等級的脈衝狀態，如下表 2-1 所示，因此掉落 測試機台必須能夠提供最大到 2900 G 的峰值加速度，衝擊作用時間需能控制介於 0.3 ms 至 2.0 ms 之間，峰值加速度 (Peak Acceleration) 為衝擊過程中加速度的最大 值，其容許誤差±20 %，衝擊作用時間 (Pulse Duration) 以遞增至峰值加速度的 10 % 開始至遞減至峰值加速度的10 %為止之間的時間，其容許誤差為±30 %。

表2- 1 八個等級的脈衝狀態 掉落條件 掉落高度

(cm)

掉落速度 (cm/s)

峰值加速度 (G)

衝擊作用時間 (ms)

H 150 543 2900 0.3

G 130 505 2000 0.4

B 112 467 1500 0.5

F 76.2 386 900 0.7

A 50.8 316 500 1.0

E 33 254 340 1.2

D 17.8 187 200 1.5

C 7.62 122 100 2.0

2.2 上板掉落測試基礎理論

完整的掉落衝擊過程包含一系列的能量轉移[7]，圖 2-4 說明掉落衝擊過程，首 先掉落台由高度H自由掉落，此時位能轉變為動能，衝擊的瞬間動能轉變為彈性位 能，衝擊脈波產生的同時掉落台伴隨著加速度G

_m

回彈。

起始條件

(動能)

H m m

(位能) 衝擊前

V imp

衝擊瞬間 (彈性位能)

k (表面剛性) m

m 回彈

G

m

圖2- 4 掉落衝擊過程示意圖

以數學公式描述，當一個物體由某高度掉落時，自由掉落的衝擊速度V

imp

與掉 落高度H的關係如下：

1

2

2

^imp

mgH



mV (2.1) 2

V imp  gH (2.2) m 表示掉落台的質量，g 為重力加速度。根據動力學理論，掉落台受到衝擊時將能

量轉換為彈性位能，如方程式2.3 所示，掉落台回彈後，位移如方程式 2.4 所示。

1

2

1

2

kx

 2

mV ^{imp 2}

(2.3)

imp

x m V

 k

(2.4) 此處

x

為受到衝擊時的位移量，k為底部剛體座表面剛性，其狀態可決定回彈之位 移。接著掉落台會以峰值加速度G

_m

回彈，表示如下。

mG m  kx

(2.5)

m kx

G



m

(2.6) 最後，將方程式2.4 代入 2.6 可得

m k i

G V

 m ^mp

(2.7) 由此可知衝擊脈波的峰值與掉落台質量、底部剛體表面剛性與掉落速度之關 係。相對於實際進行的自由掉落衝擊，速度的影響較小，主要的影響因素為底部剛 體座的表面剛性，因此首先考慮為撞擊面之影響，撞擊面的選擇可直接影響衝擊脈 波的大小，藉由調整撞擊面的材料達到JEDEC 規範的衝擊脈波。然而機台底部的結 構對衝擊脈波的傳遞也有所影響，需要考慮剛體座以下結構之設計，意即機台放置 條件也會有影響，因此JEDEC 在規範中建議機台放置的環境須在穩固的地基上，此 外在機台與地基之間必須放置吸震材料吸收掉落測試產生的衝擊，常用的吸振材料

2.3 地基結構設計

地基結構的剛性在掉落測試中明顯影響測試時加速度的峰值，而在 JEDEC 規範 中提到，測試機台必須架設在穩固的地基基礎上，但一般樓層所使用樓板結構強度 不足，實驗時將造成樓板結構的破壞，並造成加速度峰值的重現性下降，所以本文 在架設實驗機台初期重新設計並強化地基結構。地基設計時，以JEDEC 規範中掉落 高度最高Condition H 作為參考高度，選用承壓係數較高的 5000 psi 混凝土，地面以 120 cm×100 cm 的面積向下開挖 30 cm 深，先填入混凝土至一半深度，待其固化後 再置入點焊鋼絲網與鋼板，再將混凝土補至與地面齊平，最後在地基表面上覆蓋13 mm 的橡膠緩衝層與 19 mm 鋼板作為機台底層基座，如圖 2-5 所示。

5000 psi 混凝土 Φ16 mm 高張力螺絲

厚度19 mm 鋼板 厚度13 mm 橡膠板

點焊鋼絲網 螺絲及鋼板焊接固定

300 cm 120 cm

100 cm

30cm

圖2- 5 機台地基示意圖

第三章 上板掉落測試實驗

3.1 上板掉落測試實驗設備

本文中所使用的儀器設備如下：

一、 掉落測試機台：如圖 3-1 所示，根據 JEDEC 規範所提供之資訊自行設計的掉 落測試機台。主要的結構包含導桿、掉落台、剛體座，導桿之材質為軸承鋼，

配合軸向滾珠軸承讓掉落台自由落下，掉落台重量約60 kg，藉由絞盤與磁力 懸吊系統抬升，剛體座以夾具固定於底部，除導桿之外其它材質皆為中碳鋼。

圖3- 1 掉落測試機

二、 光閘計時器(Photo Gate Timer)：如圖 3-2 所示，光閘計時器包含「光閘裝置」

與「計時裝置」兩個基本要件。光閘計時器通電後，「ㄇ」字形光閘的末端產 生不可見光，當物體阻斷其不可見光的路徑時，計時器開始計時，當物體離開 其不可見光的路徑同時停止計時。所以可藉已知長度的物體通過光閘取得其通 過時間換算速度。

圖3- 2 光閘計時器

三、 加速規(Accelerometer)：型號 PCB 350B04，如圖 3-3 所示，量測範圍±5000 G，

靈敏度為0.907 mv/G，可由電壓的變化來換算加速度值。依照 JEDEC 規範，

加速規需安裝於固定測試板的角柱螺絲旁。

已知長度的物體 計時器

光閘

圖3- 3 加速規 350B04

四、 應變規(Strain Gauge)：SHOWA N11-FA-2-120-11-VM5T，如圖 3-4 所示，此型 號應變規為單軸向三線式應變規，主要量測 PCB 在掉落試驗中機板的應變情 形。利用電阻的改變量換算成應變量。

圖3- 4 單軸向應變規

五、 資料擷取裝置：其裝置包含一個型號為NI cDAQ 9072 的機箱及三組資料擷取 卡(Data Acquisition，DAQ)，三組的資料擷取卡分別為一組加速度擷取卡型號 NI 9233 為及兩組應變擷取卡型號為 NI 9237，如圖 3-5 所示。此套系統配合廠 商的Flexense 軟體即可建構動態資料擷取系統。

圖3- 5 資料擷取裝置

六、 動態電阻擷取系統：如圖3-6 所示，本系統用於量測掉落瞬間各晶片之電阻變 化，用以判斷銲錫接點之錫球是否斷裂與晶片是否失效，並紀錄電阻值與時間 關係值。本系統包含電腦主機NI PXI 8108、機箱 NI PXI 1042Q、電訊輸出卡 NI PXI 8081、電訊擷取卡 NI PXI 6133 與訊號處理盒 NI CA-1000 等。

光電感應器

主機

IDE排線 訊號處理盒

SH68-68-D1

圖3- 6 動態電阻擷取系統

3.2 加速度、應變與電阻動態擷取系統

3.2.1 加速度與應變動態擷取系統

以JEDEC 規範 JESD22-B111 為參考基礎，規範中明確的定義出各等級加速度 峰值、衝擊時間與掉落速度。於實驗時擷取加速度峰值變化作為模擬之負載條件，

並擷取測試板中心位置之長軸方向應變作為實驗與模擬比對基準。使用巨克富公司 所開發之 Flexense 作為加速度與應變之資料擷取軟體，配合三組資料擷取卡 (NI 9233 一 組 與 NI 9237 兩 組 ) 、 NI cDAQ 9072 的 機 箱 、 應 變 規 (SHOWA N11-FA-2-120-11-VM5T) 與加速規 (PCB 350B04)。

圖 3-7 為加速規剖面圖，壓電元件在受衝擊時產生壓電效應輸出電荷，所產生 的電荷量與衝擊力成正比，而應變規則是利用導線電阻值隨長度的改變具有成正比 的特性，可測量物體的長度改變量。將加速規與黏貼應變規的印刷電路板安裝於掉 落測試機台上，如圖3-8 (1) 所示，利用加速規受衝擊時所產生的電壓回傳至加速度 擷取卡NI 9233，應變規則回傳電壓至應變擷取卡 NI 9237，如圖 3-8 (2) 所示，透 過cDAQ 9072 機箱整合訊號輸入電腦中 Flexense 軟體，如圖 3-8 (3) 所示，軟體自 動計算回傳的電壓值與電阻值改變量並顯示其加速度與應變結果，如圖3-9 所示。

彈簧

外殼

耐震物質 壓電元件

圖3- 7 加速規剖面圖

BASE

擷取軟體

(3)

(2)

(1)

加速規與應變規 資料擷取裝置

圖3- 8 加速度與應變擷取系統流程圖

圖3- 9 加速度與應變擷取系統擷取畫面

3.2.2 動態電阻擷取系統

針對規範中所提到晶片失效之判定建構動態電阻擷取系統，在規範中定義電阻 值超過1000 Ω，且在發生後五次實驗中連續超過此值三次認定為此晶片失效。在掉 落測試中銲錫接點常在受到衝擊時而產生破裂，但有時因其斷裂面較為平整，導致 回歸靜態時斷裂面接合導致電阻值較低不易發現，而在動態時又因斷裂面分離產生 電阻值過高的失效現象，動態電阻擷取系統可監測晶片在受衝擊中所產生的電阻歷 程 。

本系統以NI PXI 8108 主機作為主要處理系統，並與兩組電訊輸出卡 NI 6704 和四組電訊擷取卡NI 6133 安裝置機箱 NI PXI 1042Q 中，配合廠商套裝軟體 Event Detector 取值計算。主機系統將連接訊號處理盒 NI CA-1000，其中光電感測器連接

動態電組擷取系統資料擷取流程如圖3-10 所示：

(1) 由主機系統之電訊輸出卡輸出一穩定電壓至訊號處理盒。

(2) 訊號處理盒以 IDE 排線模組方式連接測試板，並將所得電訊輸出至測試版。

(3) 此時測試版各晶片取得並回傳電壓訊號至訊號處理盒，利用回傳之電壓訊號計算 各晶片基礎電阻峰值，由此可判定晶片是否為良品。

(4) 掉落測試中，掉落台通過光電感測器，利用掉落台上之感光貼片反射光電訊號並 觸發系統開始取值。

(5) 測試版於掉落衝擊時產生電阻變化，造成回傳電壓訊號改變。

(6) 電壓以 IDE 排線模組回傳至訊號處理盒，由訊號處理盒整合各晶片回傳電壓。

(7) 回傳電壓輸入主機系統之電訊擷取卡，系統將此時電訊歷程轉換為電阻歷程。

(8) 將衝擊時測試板之電阻歷程與電阻峰值輸出至顯示器 (3)

(8) (2)

(1) (7)

(6)

(5) (4)

3.3 上板掉落測試實驗

由於在JEDEC 規範中僅提到掉落測試機的基本架構，對掉落測試機台本身並無 尺寸或材質上的要求，但規範中對於影響實驗準確性的幾項實驗要因有明確定義，

掉落高度、掉落速度、脈衝波的峰值加速度與衝擊時間皆為至關重要的實驗因子。

3.3.1 上板掉落測試機操作流程

操作過程如圖3-11 所示：

(1) 調整導桿上極限開關的位置以符合規範指定之掉落高度。

(2) 啟動磁力吸盤吸附掉落台。

(3) 以控制器控制掉落台上升，當掉落台頂端接觸到極限開關時自動停止，此時掉落 台到達規範高度位置。

(4) 最後關閉磁力吸盤釋放掉落台使其順著導桿自由落下，如此便完成 1 次的掉落衝 擊。

上板掉落實驗時，導桿上方具有極限開關可確保每次掉落測試的高度有一致 性，而磁力吸盤簡化了吊起裝置，節省許多實驗時間，更加提升實驗效率。實驗時 針對應變量最大的長軸方向量測，於測試版中央黏貼單軸向應變規，並將在掉落台 的角柱螺絲旁10 mm 鎖固加速規量測每次掉落時峰值加速度與衝擊時間，此外動態 電組擷取系統亦同步監測各晶片之電阻值。圖3-12 為加速規與應變規安裝位置圖。

(1) (2)

(3) (4)

調整極限開關位置

啟動磁力吸盤吸附掉落台

控制掉落台上升 關閉磁力吸盤使掉落台自由落下

圖3- 11 上板掉落測試機台操作流程

圖3- 12 加速規與應變規安裝位置圖

3.3.2 上板掉落測試機衝擊面材料測試

目前業界普遍使用的掉落測試條件為規範中的 Condition B、Condition G 與 Condition H 三種條件，以改變衝擊面材質調整峰到達規範所要求的峰值加速度與衝 擊時間，表 3-1 為各等級條件所選用的衝擊面材料。本文將以針對業界較常使用的 Condition B 進行探討，以此規範條件為基準進行實驗，並在實驗中擷取各項數值用 以驗證實驗的準確性。

表3- 1 各等級條件衝擊面材料表

條件 材料/厚度(mm)

Condition H 玻璃纖維(FRP) /5 mm

Condition G 電木(BAKELITE-7110) /10 mm

Condition B 尼龍(MC) /10 mm

Condition B 測試條件的掉落高度為 112 cm，衝擊面材料為尼龍，以 JEDEC 未 封裝晶片之標準測試板進行五次掉落測試，表 3-2 為五次掉落測試結果。由結果可 得知採用的掉落測試衝擊面材料具有一定的重現性。其中又以第五次掉落實驗較趨 近於規範數值，圖3-13 為第五次掉落時動態資料擷取系統所擷取的結果，圖中上方 為加速度與時間關係圖，下方為應變與時間關係圖。

表3- 2 Condition B 五次掉落結果 掉落次數 峰值加速度(G)

/與規範誤差百分比

衝擊時間(ms) /與規範誤差百分比

最終速度(cm/s) /與規範誤差百分比

Condition B 1500 0.5 467

第一次掉落

1483 /-1.1 %

0.55 /10 %

461 /-1.3 %

第二次掉落

1572 /4.8 %

0.55 /10 %

462 /-1.1 %

第三次掉落

1513 /0.9 %

0.55 /10 %

462 /-1.1 %

第四次掉落

1492 /-0.5 %

0.55 /10 %

461 /-1.3 %

第五次掉落

1503 /0.2 %

0.55 /10 %

462 /-1.1 % 誤差的定義：(實驗值-規範值)/(規範值)

×

100 %= 誤差值 %

Time (ms)

G Micro strai n

Time (ms)

圖3- 13 Condition B 加速度與時間及應變與時間關係圖

3.4 CMOS 晶片模組掉落測試實驗結果

以可攜式電子元件之 CMOS 晶片模組作為研究對象，圖 3-14 所示為未封裝之 CMOS 晶片模組實體圖，並針對 CMOS 晶片模組在上板掉落測試中銲錫接點的失效 情形進行探討，實驗所使用的銲錫接點為無鉛錫球SAC 305 (96.5Sn 3Ag 0.5Cu)，用 以連接與支撐印刷電路板與 CMOS 晶片模組，並作為電訊導通之橋樑。本實驗將 CMOS 晶片模組分別以單顆與十五顆兩種類型封裝於 JEDEC 標準測試板上，其中 單一CMOS 晶片模組測試版的封裝位置在於測試板的正中央，而另一類型之十五顆 CMOS 晶片模組則是佈滿於測試板上的所有接腳位置，如圖 3-15 與 3-16 所示。

掉落測試時針對掉落台的峰值加速度、衝擊時間、測試板長軸方向應變與晶片 動態電阻做資料擷取。峰值加速度與衝擊時間為實驗與規範比對之基礎數值，於掉 落測試實驗擷取最趨近規範之峰值加速度與時間，將代入有限元素軟體 ANSYS 作 為模擬之負載條件，以每十次實驗為單位擷取峰值加速度與衝擊時間資料，並監測 實驗中峰值加速度與衝擊時間是否符合規範條件，如表 3-3 與表 3-4 所示。擷取測 試板長軸方向中心位置應變將作為模擬時數值比對之基礎曲線，以驗證模擬數值與 實驗兩者的相關性與可靠性。掉落測試中將監測晶片模組之動態電阻，藉以判定晶 片的失效與否，並建立資料作為日後模擬預測晶片模組失效相關位置之參考依據。

實驗首先針對單顆CMOS 晶片模片進行 150 次掉落測試，並監測其電阻改變量 用於判定晶片之失效與否，圖3-17 為單顆 CMOS 晶片模組掉落測試次數，圖 3-18 為實驗中電阻歷程，縱軸為動態擷取之電阻峰值，橫軸為掉落測試次數，但於本次 實驗中單顆 CMOS 晶片模組並未產生失效。同樣將對於十五顆 CMOS 晶片模組做 120 次掉落測試，圖 3-19 則為十五顆 CMOS 晶片模組掉落測試失效次數與結位置，

圖3-20 為實驗中失效晶片模組電阻歷程。

由圖3-19 可得知，在第 60 次掉落測試時，位於左下角之 U1 晶片構裝體首先 失效，其次於第111 次掉落測試時，測試板中央之 U8 與 U13 晶片接連失效。由實 驗結果可得，第一顆晶片失效位置不一定發生在測試板長軸中心位置，但因為實驗 所產生最大應變為測試板中心，其後中心位置晶片U8 與 U13 接連失效，故以應變 與此點晶片失效推斷其為應力最大點，其後模擬時銲錫接點皆以此點作為討論對象。

表3- 3 單顆晶片模組掉落測試實驗結果

掉落次數(Drop Cycle) 峰值加速度(G) 衝擊時間(ms)

第1 次掉落 1562 0.55

第11 次掉落 1502 0.55

第21 次掉落 1521 0.55

第31 次掉落 1486 0.55

第41 次掉落 1509 0.55

第51 次掉落 1449 0.55

第61 次掉落 1482 0.55

第71 次掉落 1538 0.55

第81 次掉落 1455 0.55

第91 次掉落 1481 0.55

第101 次掉落 1460 0.55

第111 次掉落 1499 0.55

第121 次掉落 1528 0.55

第131 次掉落 1531 0.55

表3- 4 十五顆晶片模組掉落測試實驗結果

掉落次數(Drop Cycle) 峰值加速度(G) 衝擊時間(ms)

第1 次掉落 1487 0.55

第11 次掉落 1433 0.55

第21 次掉落 1461 0.55

第31 次掉落 1438 0.55

第41 次掉落 1432 0.55

第51 次掉落 1456 0.55

第61 次掉落 1524 0.55

第71 次掉落 1531 0.55

第81 次掉落 1514 0.55

第91 次掉落 1502 0.55

第101 次掉落 1552 0.55

第111 次掉落 1523 0.55

第120 次掉落 1508 0.55

圖3- 14 未封裝之鏡頭晶片模組實體圖 (左：晶片正面 右：晶片背面)

圖3- 15 單顆鏡頭晶片模組 JEDEC 測試板

150

U8

圖3- 17 單顆 CMOS 晶片模組掉落測試次數

0 30 60 90 120

Drop Test Cycle

150 0

10 20 30 40

Resi st a n ce(  )

圖3- 18 單顆 CMOS 晶片模組掉落測試電阻峰值歷程

111

U8 U9 U10 U7

U6

U13 U14 U15 U12

U11

U3 111

60

U1 U2 U4 U5

圖3- 19 十五顆 CMOS 晶片模組掉落測試失效次數與位置

0 30 60 90

Drop Test Cycle

120 0

400 800 1200 1600 2000

Resi st a n ce(  )

Chip Number Chip 1 Chip 8 Chip 13

圖3- 20 十五顆 CMOS 晶片模組失效晶片電阻歷程

第四章 上板掉落測試有限元素模擬

4.1 CMOS 晶片模組掉落測試有限元素模型

4.1.1 幾何尺寸與機械性質

利用有限元素軟體ANSYS 建立單顆與十五顆 CMOS 晶片模組兩種有限元素模 型，圖4-1 為 CMOS 晶片模組剖面圖，在晶片模組最上層為陶瓷複合材料 (CCM)，

其下為鏡頭之玻璃層 (Glass)，而玻璃層與 CMOS 晶片間夾有支撐玻璃層用的綠漆 (DAM) 與環氧樹脂 (Bond)，在 CMOS 晶片的下方則為絕緣層 (OX) 與銅導電層 (Cu)，銅導電層底部具有另一層綠漆 (SMF) 作為保護層，無鉛錫球 (SAC 305) 於 印刷電路板 (PCB) 與 CMOS 鏡頭晶片模組之間做為導通電訊與連結支撐之橋樑。

表4-1 為 CMOS 晶片模組各層材料厚度表，CMOS 晶片模組平面尺寸與銲錫接點位 置如下圖4-2 所示，表 4-2 為各層材料機械性質之材料參數。

CCM

Glass DAM

Bond

Si OX

Cu SMF SAC305

PCB

圖4- 1 CMOS 晶片模組剖面圖

表4- 1 CMOS 晶片模組各層材料厚度表

材料名稱 厚度(m)

陶瓷複合材料層(CCM) 2315 玻璃層(Glass) 400

綠漆(DAM) 20

環氧樹脂(Bond) 3

CMOS 晶片(Si) 100

絕緣層(OX) 1

銅導電層(Cu) 5

綠漆(SMF) 20

無鉛錫球(SAC305) 160

測試板(PCB) 1000

170 m

170 m 2700 m

720 m

500 m 650 m

360 m

300 m 2940 m

表4- 2 各層材料機械性質之材料參數

材料名稱 楊氏係數

(Mpa)

卜松比 密度(g/mm

³

)

陶瓷複合材料層 (CCM)

15800 0.35 1.91×10

^-3

玻璃層(Glass) 66000 0.235 2.72×10

^-3

綠漆保護(DAM) 4600 0.45 1.91×10

^-3

環氧樹脂(Bond) 600 0.45 1.91×10

^-3

晶片(Si) 112400 0.28 2.329×10

^-3

絕緣層(OX) 47928 0.34 7.39×10

^-3

銅導電層(Cu) 76000 0.35 8.96×10

^-3

綠漆(SMF) 4600 0.45 1.91×10

^-3

無鉛錫球(SAC305) 54900 0.34 7.39×10

^-3

測試板(PCB) 16800 0.39 2.1624×10

^-3

4.1.2 有限元素模型與對稱邊界條件

建構有限元素模型初期，以單一銲錫接點作為建構模型時的基本單位，然而銲 錫接點為球狀結構，銲錫接點曲面 (Bump Shape) 因晶片重量的影響而有所差異。

為有效節省建構模型時間，建構銲錫接點有限元素模型時將建立巨集 (Macro)，並 使用巨集計算出銲錫接點曲面曲率，以此曲率線段建立單一銲錫接點。巨集需定義 銲錫接點中心位置，並輸入各項尺寸參數，如銲錫接點尺寸、綠漆開口端尺寸與晶 片尺寸等。巨集中以焊錫接點中心定義銲錫與綠漆間相關位置，以矽的密度作為材 料參數，利用輸入之晶片尺寸計算出晶片重量，而晶片重量將平均分布於晶片下方 各銲錫接點，可得單一銲錫接點所承受之晶片重力，計算銲錫接點表面張力與所受 壓力影響，可求得變形後銲錫接點的高度與錫球曲線，圖4-3 為巨集中各參數所表 示的相關位置。

在建構有限元素模型時因整體結構具有對稱性，建立四分之一有限元素實體模 型，用以減少元素與節點之數量，並可於模擬求解時有效縮短運算所耗費的時間，

圖4-4 為四分之一模型建立區塊。圖 4-5 為 CMOS 晶片模組四分之一有限元素模型。

由於建構之模型為四分之一實體有限元素模型，吾人將在有限元素模擬軟體ANSYS 中將其剖面邊界進行對稱性邊界鎖點。圖4-6 至圖 4-9 為單顆與十五顆 CMOS 晶片 模組四分之一有限元素模型，而圖4-10 與圖 4-11 為單顆與十五顆 CMOS 晶片模組 四分之一模型對稱性鎖點位置圖。

巨集所使用的程式碼如下所示：

巨集中各參數所代表之定義：

ARG1：巨集資料儲存名稱，例如： ’Bshape‘。

ARG2：巨集資料儲存格式，為文字檔格式 ( ‘txt’ )。

ARG3：資料曲線起始點號碼，為曲線匯出時最小點號碼。

ARG4：銲錫接點底部中心位置 X 軸座標。

ARG5：銲錫接點底部中心位置 Y 軸座標。

ARG6：銲錫接點底部中心位置 Z 軸座標。

ARG7：銲錫接點開口端尺寸，銲錫接點回銲前圓柱直徑。

ARG8：銲錫接點高度尺寸。

ARG9：晶片綠漆開口尺寸。

AR10：PCB 基板綠漆開口尺寸。

AR11：晶片 X 軸方向長度尺寸。

AR12：晶片 Y 軸方向長度尺寸。

AR13：晶片 Z 軸方向長度尺寸。

AR14：晶片下方銲錫接點總數。

AR15：銲錫接點表面張力參數。

AR16：為曲面分段所用，以五點構成曲線，基礎段數利用此五點分為四段，初始數 值為五，其後以點數減一則為段數。

圖4- 3 巨集各參數相關位置 AR11, AR12

ARG4, ARG5, ARG6

PCB 銅柱 (Cu Pad)

銅柱 (Cu Pad) 銲錫接點

晶片 (Chip)

ARG9

ARG8 AR16

AR13

AR10 ARG7

P1

圖4- 4 四分之一模型建立區塊

X Y

Z X

Y Z

圖4- 5 CMOS 晶片模組四分之一有限元素模型

1

X Y Z

圖4- 6 單顆 CMOS 晶片模組四分之一有限元素模型正視圖

1

X Y

Z

1

X Y Z

ELEMENTS

MAT NUM

圖4- 8 十五顆 CMOS 晶片模組四分之一有限元素模型正視圖

1

X Y

Z

ELEMENTS

MAT NUM

圖4- 9 十五顆 CMOS 晶片模組四分之一有限元素模型斜視圖

1

X Y Z ELEMENTS MAT NUM U V A

圖4- 10 單顆 CMOS 晶片模組四分之一模型對稱性鎖點位置圖

1

X Y Z

圖4- 11 十五顆 CMOS 晶片模組四分之一模型對稱性鎖點位置圖

4.2 有限元素分析理論

一般動態系統數值分析解分為顯性解 (Explicit Solution) 與隱性解 (Implicit Solution)，也是目前常使用的兩大軟體 LS-DYNA 與 ANSYS 分別採用的數值分析方 法。

LS-DYNA的求解器是利用中央差分法 (Central Difference Method) 之顯性解，

具有高效率且適合大型結構高衝擊之問題。利用圖4-12 描述中央差分法，圖為位移 反應中，取任一段時間為t

_i

、位移反應為x

_i

時，其左右各時間點的狀態示意圖，以任 意 點 x

i

(t

i

) 為 基 準 ， 其 前 後 時 間 點 t

i+1

與 t

i-1

的 位 移 量 為 x

i+1

與 x

i-1

， 當 步 進 時 間 (Integration Time Step)

 t

很小時，採用泰勒展開式，如下所示

2 3

1

2 6

i i i i i

t t

x _

   

x tx

  

x

   (4.1)

x



2 3

1

2 6

i i i i i

t t

x _

   

x tx

 

x

    (4.2)

x

 取前兩項，並將方程式4.1 減去 4.2，可得

 1 1

1

i 2

i i

t

dx i 

x x x

dt t ^{ }

  

  (4.3)

取前三項，並將方程式4.1 加上 4.2 可得

2 

2 2 1

1 2

i

i i

t

d x i i 1 

x x x x

dt t ^

   

 

_

(4.4)

方程式4.3 與 4.4 為中央差分法

x 的一次與二次微分近似值，其中方程式 4.3 表 _i

示在 的速度

t _i x 與 _i x _{i  1}

、

x _{i  1}

的關係，方程式4.4 表示在 的加速度

t _i

 與

x _i x _{i  1}

、

x _{i  1}

的關 係。兩者都是以 為基準，利用其前後兩個時間點的位移，

稱之為中央差分法。

t i

求取速度與加速度，故

x i-2 x i-1 x i x i+1

x _i+2 x i+3

h h h h h t _i-2 t i-1 t i t i+1 t i+2 t i+3

t x

圖4- 12 時間在t

i

狀態示意圖

NSYS 的解題器採用紐曼法 (Newmark Method) 之隱性解，該方法的解為無 條件

方程式

1 i

A

穩定，可取較大的步進時間，但過大的步進時間會喪失準確性。紐曼法的基本 原理如下所示：

首先考慮運動

1 1 1

i i i

mx



_



cx



_



kx _



F _

(4.5)

紐曼法數學公式如下式

 

1 1 1

i i i i

x  _    x      tx   tx  _

(4.6)

  ²   ²

1 1

1 2

i i i

2

i i

x _

   

x x t

  



 

t



x







t x _



^{ (4.7)}

 、 決定在時間區段內加速度的變化，利用方程式 4.7 解得

   

1 2 1 2

1 1 1 1

2 1

i i i i i

x x x x

t t  t 

 

 

 

           

   x

(4.8)

1 1

1 1 2

i i i i i

x x x x

t t

   

   

 

   

         

    (4.9)

tx

最後將方程式4.8、4.9 代入方程式 4.5 以滿足

t _{i  1}

時間點的平衡如下

  ^{2 1}   ²

1 1 1

1 1 1 1

2 1

1 1

2

i i i i

i i i i i

m x x x x

t t t

c x x x x x kx F

t t t

 

 

    

    



  

        

        

 

 

                 

        

 

 

  _{i 1}

(4.10)

整理後可化簡為

 

0 2 1 2 3

4 5

1 1

, , , 1 2 1 , 1

2

a a a a

t t

t

a a t



  



 

 

 

          

   

            

1 

(4.11)

 a m 0  a c 1  k x  i _ 1  F i _ 1  m a x  0 i  a x 2  i  a x 3  i    c a x 1 i  a x 4  i  a x 5  _i 

(4.12)

方程式 4.12 是滿足

t _{i  1}

時間點的平衡，主要是利用 時間點的狀態

t _i

(

x , _i x , _i x

 )與

_i

時間點的外力

(Implicit Time Integration)，該方法只要有起始條件，便可解出下一個時間點的反應。

當用 ANSYS/LS-DYNA 進行模擬時，模型中元素的長寬比不宜過大，對於小 尺寸的錫球接點而言，解答的解析度將受影響。同時元素也不可分割太細，否則將 造成模擬時間太長，在 ANSYS/LS-DYNA 中欲達到穩定解其模擬步進時間約為

1

t i _

(

F _{i  1}

)求取 t

_{i 1}

時間點的位移，此類型積分方法稱為隱式時間積分

/

t E

   

，其中 為最小元素的長度， 為元素的密度，E 為元素的楊氏係數。

為了確保穩定解，0.9 加入臨界步進時間的式子中，所以對 ANSYS/LS-DYNA 而言

 ρ

步進時間與元素大小有絕對的相關性。以上板電子封裝的模型為例，其具有大量不 同的材料與大小差異甚大的元素，步進時間大約為1E-9 s，解題須要花費相當長的 時間。總而言之，模型中元素越小 LSDYNA 需要較長的模擬時間，而模型中元素 越多ANSYS 需要較長的模擬時間。

4.3 CMOS 晶片模組掉落測試有限元素模擬

本節使用有限元素軟體ANSYS 或 ANSYS/LS-DYNA 對位移邊界法、支承激振 法與加速度邊界法三種方式進行模擬，模擬時將使用實驗所得之衝擊脈波。使用實 驗所得之衝擊脈波優點在於將掉落測試環境中的不確定因素考慮在內。

位移邊界法使用ANSYS 求解器進行模擬，但實驗所得數值為加速度，在 ANSYS 中並不能以加速度作為螺絲部位的外力負載，為解決此問題將實驗所得的加速度歷 程對時間做兩次積分可得位移歷程。在模擬時將以螺絲固定處為邊界條件，將所得 的位移歷程輸入螺絲固定處作為負載條件，此方法適用於 ANSYS 暫態動力分析模 組。

支承激振法源於振動學中支承外力擾動的動態系統之數學模式。將角柱螺絲假 設為剛體，角柱螺絲以下部分為支承座，而角柱螺絲上方之PCB 為欲探討之系統，

衝擊發生後加速度衝擊脈波傳遞至角柱螺絲，故角柱螺絲支承擾動影響PCB 的振動 反應。參考座標於PCB 螺絲固定處時，整個系統可分離為 PCB 試片與角柱螺絲下 支承座兩個獨立系統，其中支承座並非討論範圍不考慮，此時PCB 試片系統螺絲固 定處位移可轉換為零，螺絲固定處的擾動轉化為等效外力作用於整個PCB 試片系統 上。此模擬可直接在ANSYS 的暫態動力分析模組求解。

加速度邊界法適用於ANSYS/LS-DYNA 求解器，將實際之加速度歷程做為外力 負載條件直接輸入於模型之螺絲固定處。此方法可應用於各類電子封裝體與PCB 結 構，由於只需建立PCB 與封裝體，因此模型中的元素將大量減少，但無法自由控制 求解的步進時間，若元素分割過小將導致解題時間增加。

模擬時將建立四分之一結構有限元素模型，在 ANSYS 中建立的有限元素模型 與實際掉落測試實驗所用測試件尺寸與材料機械性質一致，晶片模組材料機械性質 與各項尺寸如4.1 節中所述，而封裝晶片所使用的 PCB 板則以圖 2-1 所示之 JEDEC 標準測試板尺寸建立模型。

在模型建立完成後，將以前述三種方式進行模擬，前述三種方式在模擬時對於 負載條件之設定略有不同。位移邊界法是將實驗所得的加速度歷程對時間做二次積 分轉換為位移歷程，將位移歷程輸入螺絲固定處作為負載條件；支承激振法是將螺 絲固定處的自由度設定為零，並在模型中的所有元素中輸入加速度歷程做為負載條 件；而加速度邊界法則時直接以實驗所得的加速度輸入螺絲固定處。上述三種模擬 方式模型、負載與邊界條件如圖4-13 所示。

以位移邊界法、支承激振法與加速度邊界法三種方法模擬，求解後將擷取有限 元素模型測試板上部，長軸方向中心點之應變歷程，即圖4-4 中的點 P1 位置長軸方 向應變歷程，此點與實驗中應變規所黏貼之位置相同，利用此點擷取之模擬應變歷 程與實驗擷取之應變歷程比對，可得到實驗與模擬間的相關性，圖 4-14 與圖 4-16 為三種模擬方式與實驗應變時間關係圖。由於實驗中無法以有效的方式擷取應力，

但掉落測試時，而測試板受衝擊時產生翹曲現象主要與應力作用方向有關，以模擬 中楊氏係數與應變關係，可計算出測試板在受衝擊時的應力情形，圖4-15 與圖 4-17 為三種模擬方式應力與時間關係圖。實驗時造成失效的主要成因為銲錫接點破裂，

於模擬時將針對銲錫接點觀察應力分布情形，用以判定與預測錫球接點可能發生破 裂的位置，圖4-18 至圖 4-20 與圖 4-23 至圖 4-25 為三種方法錫球應力分布圖，根據 應力分布圖中應力最大點的位置，擷取衝擊時所產生長軸方向應力與等效應力，其

D

Y Z X

圖4- 13 三種模擬方式模型、負載與邊界條件

G

X Y Z

X Y Z

G

位移邊界法模型、負載與邊界條件

支承激振法模型、負載與邊界條件

加速度邊界法模型、負載與邊界條件

螺絲固定處位移為零

0 1 2 3 4 5 6 7 Time (ms)

-20000 -10000 0 10000 20000

Micr oS train (  )

One Chip Experiment Input-D SES Input-G

圖4- 14 單顆晶片模組三種模擬方式與實驗應變時間關係圖

0 1 2 3 4 5 6 7

Time (ms) -60

-40 -20 0 20 40 60

St ress ( M Pa)

One Chip

Input-D SES Input-G

圖4- 15 單顆晶片模組三種模擬方式應力與時間關係圖