介紹

第一章、介紹

1-1、前言

2007 年的國際半導體技術藍圖(ITRS)預估未來直到 2022 年的半導體 科技發展。有關電晶體微縮的預估，是運用 MASTAR 的模型，一個由意

高介電係數(High-k)閘極介電層與金屬閘極於 2008 年導入，使用高介 電係數閘極介電層可以降低閘極漏電流，因為提升了閘極氧化層的物理厚 度，金屬閘極則可以降低多晶矽閘極導致的閘極空乏。大幅改善短通道效 應的影響[1]。

要同時降低等效氧化物厚度(Equivalent Oxide Thickness，EOT)以及漏 電流，ITRS 於 2009 年預測未來數年所需要的電容介電層材料以及電極板 材料如表 1 所示。每一次的材料轉換都需要新的前導物以沉積薄膜在晶圓 上。因此對於每個接續的 DRAM 世代，製造商必須開發新的材料供高階

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先進材料股份有限公司(ATMI)於 2010 年與夥伴 Intermolecular 攜手 合作，加速鋯類的高介電介電層之開發與最佳化方案，以供下一世代的 DRAM 電容之用。

在國內，台灣積體電路股份有限公司(TSMC)於 2008 年宣佈將 28 奈 米製程定位為全世代(Full Node)製程，同時提供客戶高介電閘極氧化層/

金屬閘極(High-k Metal Gate，HKMG)，以及氮氧化矽(Silicon Oxynitride，

SiON)材料兩種選擇，以支援不同產品的應用及效能需求。此一 28 奈米製 程預計於民國九十九年(2010 年)第三季開始生產。2009 年宣佈達成 28 奈 米 64Mb SRAM 試產良率，而且分別在 28 奈米高效能高介電閘極氧化層/

金屬閘極(簡稱 28HP)、低耗電高閘極氧化層/金屬閘極(簡稱 28HPL)與低

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耗電氮氧化矽(簡稱 28LP)等 28 奈米全系列製程驗證均完成相同的良率。

該公司亦同時宣佈將低耗電製程納入 28 奈米高介電層/金屬閘(High-k Metal Gate，HKMG)製程的技術藍圖[4]。

圖 1：電晶體相關的各項主要創新技術發展的預估時程 (來源：ITRS 2008

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6 呈現不穩定的狀態。由於這項因素，它們需要緩衝層(Barrier Layer) 如氮 氧化合物(Oxynitride)或氮化物 ( Nitride )來避免介面層 Interface Layer)的 產生[9，10]。這些緩衝層可以減少高介電閘極氧化層與矽之間的反應，而 且幫助維持高度的通道载子遷移率。使用二氧化矽的介電層或其他低介電

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的材料，將會限制最高的可能閘極堆積電容。換言之，結構包含介面層時，

電容減少的效果就會出現，可以由兩介電層的電容總和如方程式(4)來解釋。

而且緩衝層會增加製程的複雜和限制氧化層的尺寸，故發展出不需緩稱層 的機制是極為迫切的[11]。

2 1

1 1 1

C C

C_tot = + (式 4)

圖 2：Intel 的技術藍圖 [1]

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圖 3：不同氧化層厚度在外加偏壓下對閘極漏電流關係圖

圖 4：各種材質所能得到的驅動電流 [2]

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圖 5：等效閘極氧化層厚度趨勢 [12]

圖 6：各種介電材料之能隙寬度對其介電常數值的關係圖 [7]

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圖 7：能帶偏移量計算結果 [7]

11 雜質及幾乎 100％的階梯覆蓋(Step Coverage)能力，因此被視為是奈米世

12 覆蓋表面後則形成單層(Monolayer, ML)薄膜(如圖 d)，重複以上步驟即可 成長所需薄膜[15]。圖 10 是以四氯化鈦(TiCl4)為例說明 ALD 成長薄膜機

(2) 若使用的成分是屬於金屬醇鹽(Metal Alkoxide)，很容易吸收水氣水解成 金屬化合物而沉澱析出，會造成溶液的不均勻性。

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(3) 在有機金屬溶液經過適當的熱處理而形成無機薄膜之步驟中，大量含碳 化合物的分解，會造成膜劇烈的收縮而產生裂痕。

上述薄膜製程的優缺點整理如表2

圖 8：PVD 系統的簡圖 [13]

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圖 9：ALD 製程原理 [15]

圖 10：ALD 成長二氧化鈦機制簡圖 [14]

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製程類別 優點 缺點

ALCVD 精確膜厚控制、純度高、

粒度分佈窄。

反應溫度高、反應氣 體有毒。

PVD 純度高、結晶組織好、粒 度可控。

技術設備要求高。

Sol-Gel 成本低廉、室溫下即可進 行、可製作大面積鍍膜。

易 與 空 氣 接 觸 或 吸 收水氣導致質變。

表 2：ALCVD、PVD、Sol-gel 之優缺點比較

16 BaTiO3(k=200~300)與 SrTiO3(k=150~250)，其短通道特性劣化以及臨限 電壓的不穩定等缺點，即是因其熱穩定性差且易引起FIBL(Friging Field Induced Barrier Lowering)。

(2) 熱穩定性：由於此介電層是直接與矽基板接觸，故選定的材料必須與

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要大於 1 eV，能隙寬度則需大於 5 eV，才能達到低漏電流及高崩潰電 壓的要求。

最常研究的高介電候選者列表在表 3 中。在這些候選者之中，三氧化 二鋁(Al2O3)與其它相較有許多益處，這些特質包括三氧化二鋁與矽基板之 間大的能帶與高溫穩定(無定形)，但是介電常數僅有 8~10 是其不利條件。

二氧化鋯(ZrO2)的特質與二氧化鉿(HfO2)很相近，雖然如此，二氧化 鉿的不利條件為能帶間隙約 5.7 電子伏特(eV)，較二氧化鋯低。在所有高 介電雙層氧化物中，二氧化鋯作為閘極介電層擁有與矽接觸時呈現動態熱 穩定的優勢[16]。

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Crystal structures(s)

SiO

3.9 8.9 3.2 Amorphous

19 料在介電物理厚度增加方面可以避免短通道效應(Short Channel Effect)。由 以下的公式(5)(6)(7)解釋之[22]。舉例來說，二氧化鋯的介電常數約為 25，

故二氧化鋯的物理厚度(tZrO2)大約是二氧化矽的6.4 倍。藉由物理厚度的增

20 K 值(大於 80)，將會導致過大的邊緣效應(Fringing effect)，增加開路(Off) 狀態的漏電流。為了達到低漏電流，需要選擇介電材料與矽基板間擁有大 的能帶間隙與大的能帶補償(ΔEc)。表 4 列出二氧化鋯的優勢特質。

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Band gap(eV) 5~7.8

Barrier height to Si(eV) 1.4 Dielectric constant ~25 Heat of formation(Kcal/mol) 261.9 Thermal expansion coefficient (K

) 7.01X10

Lattice parameter(

) ~5.1

Self diffusion coefficient@900℃ 6.0009X10

Index of refraction 1.8~2.2

Density(g/cm

) 5.2~5.9

Melting Point(℃) 2677

Hardness(GPa) 12.9

Specific heat(J/Kg

K) 600~700

Ionic conductivity(S/cm) 0.08~1.00 Phase transformation: monoclinic to tetragonal (K) 1400 Phase transformation: tetragonal to cubic(K) 2650

表 4：二氧化鋯的特質 [23，24]

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