Control Clr_
Vctrl,Sc0,Sc1,E Clkin, Ref
S_mode Si0 ,Si1,Si2
11
Analog Output Jitter_in, Ph_clk 2 Logic Output So,Q0~Q9, Rst_ 12
差的模擬。
DNL and INL [LSB]
measured phase interpolator linearity
DNL
表4. 6 在不同製程狀況下的相位差 12.7ps，因此在模擬時需要小於 12.7ps 以上的解析度，需要花上大量的時間與硬體空間，
而針對相位偵測的次數，是基於之後量測時統計結果的準確性，對於電路的功能是否正
常並沒有太大的影響，基於這個考量，我們以每個相位偵測15 次，去判斷電路的的功
能是否正常。
在TT 的 corner 下，我們調整雜訊產生器的Vctrl =1.1V，產生約100MHz 的雜訊；
參考信號頻率為625MHz，我們用 Hspice 模擬，利用控制雜訊端的解碼器輸入，控制基 底雜訊的大小，觀察基底雜訊影響電路時所產生的時間抖動大小，我們分成兩方面觀 察，首先我們利用所堆疊出的眼圖觀察時間抖動的大小，再以量測電路所量到的時間抖 動作對照，以驗證電路的功能正常。
而一開始我們先關閉雜訊源，由圖4.24(a)的眼圖中，量測到時間抖動約 3ps，而(b) 圖為相位偵測器的輸出波形，每一條虛線代表一次的相位切換和重置電路，我們可以從
圖中看出，一開始的相位是完全的落後，輸出為邏輯零，直到第五個相位時，15 次的相
位偵測都在同時轉態，表示時間抖動量小於一個解析度(≤12.7ps)。
圖4. 24 (a)眼圖 (b)相位偵測器輸出 (無雜訊時)
接下來我們打開雜訊源，控制解碼器的輸入訊號(E、Sc0、Sc1)，分別分析在不同基底雜 訊大小時，時間抖動的大小。
(1) 一組雜訊注入 (E=1、Sc0=0、Sc1=0)
當只有一組雜訊注入時，從4.2 節中的分析，我們知道此基底雜訊注入的大小，可 以在反向器的基體端產生峰對峰值約0.23V 的雜訊干擾。從圖 4.25(a)的眼圖中，我們可 以看出，一反向器串鏈在雜訊干擾的情況下，其時間抖動的累積量約為19ps。但是在(b)
圖中，我們並沒有看到在任一相位中有輸出次數的變化，也就是其15 次的相位偵測都
還是在同一個相位中作轉態，表示量測出的雜訊大小應該還是要小於一個解析度 (≤12.7p )。因此在這個事件中的偵測結果有錯誤產生。 s
圖4. 25 (a)眼圖 (b)相位偵測器輸出 (一組雜訊注入時)
(2) 兩組雜訊注入 (E=1、Sc0=1、Sc1=0)
當我們讓兩組雜訊源注入進基底時，在反向器的基體端產生峰對峰值約0.46V 的雜 訊干擾。我們可以從圖4.26(a)上升和下降的曲線中看出時間抖動的增加，經過量測後得 到33ps 的時間抖動量。而在圖 4.25(b)可以發現相位偵測器的輸出端在第四個相位就開 始有轉態的情形產生，15 次相位偵測要等到在第六個相位才會全部轉態，也就是說有三 個相位偵測到時間抖動，因此我們可以估計時間抖動量為25.4ps~38.1ps 之間。在這個 事件中，我們可以準確的量測出時間抖動的大小。
圖4. 26 (a)眼圖 (b)相位偵測器輸出 (兩組雜訊注入時)
(3) 三組雜訊注入 (E=1、Sc0=0、Sc1=1)
我們將三組雜訊源注入進基底時，在反向器的基體端產生峰對峰值約 0.69V 的 雜訊干擾。經由量測圖4.27(a)得到 44ps 的時間抖動量。而從圖 4.26(b)可看出共有四組 的相位偵測到位準的轉態，因此我們可以估計時間抖動量為38.1ps~50.8ps 之間。在這 個事件中，我們依然可以準確的將實際的時間抖動量，包含在我們量測的結果範圍內。
(4) 四組雜訊注入 (E=1、Sc0=1、Sc1=1)
最後我們將全部的雜訊源注入進基底時，在反向器的基體端產生峰對峰值約 0.91V 的雜訊干擾。從圖 4.28(a)的眼圖中可以很明顯的看出時間抖動量增加，經過量測 後得到53ps 的時間抖動量。而在圖 4.28(b)可以發現相位偵測器的輸出端在第四個相位 就開始有轉態的情形產生，直到第八個相位才會全部轉態，也就是說有五個相位偵測到 時間抖動，配合解析度的大小，可以從量測電路的結果得到時間抖動量在50.8ps~63.5ps 之間。這範圍也包含了實際時間抖動量的大小。
Time Voltage
圖4. 27 (a)眼圖 (b)相位偵測器輸出 (三組雜訊注入時)
圖4. 28 (a)眼圖 (b)相位偵測器輸出 (四組雜訊注入時)
我們將所觀測的模擬結果整理至表4.8 中，在第三欄位所呈現的時間抖動大小是利 用眼圖測量而得，而第四欄位中所得到的時間抖動大小是經由量測電路的輸出得到。因
為量化誤差(Quantization Error)的緣故，我們得到的結果並不是單一數值，而是有一個解
Noise Injection
4 53ps 50.8~63.5ps corner 的模擬下，其雜訊的速率為 160MHz，產生出的時間抖動量為最少的，即使在四 組雜訊源都打開時，也只有25ps 的時間抖動量。反觀在表 4.12 中，也就是在 SS corner 的情況下，雜訊源的頻率約只有55MHz，在四組輸出全開的情況下，產生出最大的 110ps 的時間抖動量。若我們先不考慮到源極和汲極的偶合效應，單單的探討基底雜訊由基體
效應對電路產生的影響的話，藉由在2.3 節曾經介紹過的基體效應模型便可以解釋這個
現象的發生。
表4. 9 FF corner 的模擬結果
Noise Injection
4 25ps 20.4~30.6ps
Noise Injection
4 79ps 70.8~82.6ps
Noise Injection
4 30ps 23.4~35.1ps
表4. 12 SS corner 的模擬結果
Noise Injection
4 110ps 96.6~110.4ps
Technology TSMC 0.18um RF Supply Voltage 1.8V
resolution 10ps~13ps Measurement Power 14.7mW
Total Power 26mW
Measurement Layout Area 260um*205um Core Layout Area 523um * 327 um Chip Layout Area 800um * 800 um