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做接觸窗(contact hole),接出金屬導線…

第二章 元件製程

2.6 做接觸窗(contact hole),接出金屬導線…

接著在晶片的表面沈積一層厚度5500Å 的TEOS,用來隔絕金屬 與金氧半元件的隔絕材料,沈積在晶片表面以便於進行後續的金屬層 沈積。完成後再次覆蓋光阻,用來製作接觸孔(Contact Hole)的圖 案,再以乾蝕刻機與BOE溶液進行蝕刻。然後將光阻去除,進行四層 金屬(Ti/TiN/Al-Si-Cu/TiN)的物理氣相沉積(PVD)。最後一道微影 製程是定義金屬墊(Metal Pad)的圖樣,使用ILD-4100 來完成蝕刻 金屬以及光阻的去除,到此元件的外觀已經完全形成。最後一個步驟 就是將完成的元件,送入高溫爐管;以攝氏400 度的溫度做30 分鐘 的燒結(Sintering),使金屬層與矽基板的接觸更為密合,減少串聯 電阻或漏電流的發生機率,之後再背鍍鋁,製程即告完成。

物性分析片實驗流程圖

Gate Electrodes 1、P-型六吋矽晶片

2、Standard Clean 3、成長 SiO2 300Å 4、沈積 Gate electrodes (a) poly-Si 1000Å

PMOS 電容實驗流程圖

2、Standard Clean

3、成 Pad-Oxide(SiO2)-350Å 4、沈積 Si3N4-1500Å

5、Pattern,定義主動區

1、 Etch 兩旁的 Si3N4,Channel Stop(離子 As,能量 120keV,

劑量為4×1013 ions/cm2) 2、 Field Oxide-5500Å 3、 以磷酸去除主動區 Si3N4

4、 完成 LOCOS 結構

圖 2.2 (b)

圖 2.2 (c)

4、離子佈植(無、有:BF2;10keV;5E15) 4、TEOS Spacer

5、1000℃ 30s Activation

金屬矽化過程 ( Full Silicidation ) 1、Ni deposition ( 600Å )

2、Metal RTA (500oC;30sec) 3、Unreacted Ni removed

圖 2.2 (e)

2、Contact hole etching 3、TiN /Al /TiN/ Ti sputtering 4、400℃, 30 min sintering 5、背鍍 Al

第三章

藉由不同的結構對全金屬鎳矽化物之研究

3.1 引言以及動機

MOS 電晶體元件裡是以閘極(Gate)作為控制電極,即以閘極 的電壓訊號控制電晶體的輸出特性。傳統上是以含高濃度n 型雜質(如 磷或砷)的多晶矽(poly-Si)作為閘極的材質。但在進入深次微米的時 代,相關的閘極技術有很大的變革,也面臨許多的挑戰及問題待突破 與解決。

為順應深次微米 CMOS 製程的發展,好的閘極技術應符合以下 幾項要求:

(1)能搭配 surface channel 元件的設計,以減少 short channel effects 的影響;費米能階(Fermi-level)在 Si channel 的 mid gap 附近,

以便調配元件的 Vth

(2)低電阻率(resistivity,ρ),以降低寄生電阻;減少閘極載子的 空乏現象(carrier depletion effect)。

(3)避免高溫製程下,因摻雜元素或金屬成分擴散而造成的氧化 層破壞;且能和氧化層介面特性穩定,並具有良好的附著力。

(4)在結構上最好能搭配各方面的要求,如通道雜質分佈(channel profile design),減少寄生電容,降低汲極(drain)/源極(source)區的接觸 電阻(contact resistance)等。

本章節的研究重點在於利用不同的閘極結構與材料和金屬鎳反 應成金屬矽化物。並探討在不同的閘極材料與結構下,所反應成的全 金屬矽化鎳閘極,其對元件的電性和物性的影響。

3.2 實驗過程與條件

在成長閘電極時,以不同的堆疊結構進行,本章的閘電極結構主 要包含三種:多晶矽(poly-Si)、非晶矽(α-Si)及非晶矽/多晶矽(α-Si / poly-Si)堆疊的這三種不同的結構,以下將針對此三種不同結構做分 析探討。

3.3 結果與討論

3.3.1 物性的量測分析

圖3.2為Ni 600Å /poly-Si 1000Å/ ox 300Å和Ni 600Å /α-Si 1000Å/

ox 300Å以及Ni 600Å /α-Si 500Å/poly-Si 500Å/ ox 300Å在不同的溫度 下(500oC、550oC、600oC、650oC經過30秒回火後的片電阻變化圖,

由圖顯示我們可發現在這三種結構中,當回火的溫度達到550℃時,

可以有最低的片電阻值。而比較在500oC、550oC、600oC、650oC經過 30秒的回火之後,Ni 600Å /poly-Si 1000Å/ ox 300Å的結構相較於另兩 個結構Ni 600Å /α-Si 1000Å ox 300Å/以及Ni 600Å /α-Si 500Å / poly-Si 500Å/ ox 300Å來說,具有最低的片電阻值,且在升溫的過程 中,片電阻值上升的趨勢較為緩慢;而Ni 600Å /α-Si 1000Å/ ox 300Å的 的全金屬矽化鎳(Fully NiSi),在 oxide 上層皆全為單層之 NiSi,並沒 有殘餘之 Si 未與 Ni 反應。(2)由 SEM 圖可確認三種結構成長之 oxide 厚度皆為 300Å,但 poly-Si 1000Å 與 Ni 600Å 經過 550℃;30s 回火後,

形成之NiSi 厚度為 1150Å;α-Si 1000Å 與 Ni 600Å 經過 550℃;30s 回火

Å /α-Si 500Å / poly-Si 500Å/ ox 300Å 結構其片電阻值及 SEM 的厚度 分析可算出,其 Ni 600Å /poly-Si 1000Å/ ox 300Å 反應之 NiSi 之電阻 率約為 17μΩ -cm 左右,Ni 600Å /α-Si 1000Å/ ox 300Å 反應之 NiSi 之電阻率約為 22μΩ-cm 左右,Ni 600 Å /α-Si 500Å / poly-Si 500Å/ ox 300Å 反應之 NiSi 之電阻率約為 20μΩ-cm 左右。

而圖3.6、圖3.7、圖3.8是代表Ni 600Å /poly-Si 1000Å/ ox 50Å和 Ni 600Å /α-Si 1000Å/ ox 50Å及Ni 600 Å/α-Si 500Å / poly-Si 500Å/ ox 50Å三種不同的結構在經過500oC、550oC、600oC、650oC;30秒回火之 後的XRD分析圖,由分析圖來觀察矽化鎳的相位變化情形。由圖3.6、

3.7、3.8的三張XRD分析圖來看,這三種結構在低溫500oC時就都可以 形成低阻值之NiSi相位,而在550oC、600oC、650oC時,也都還存在 有NiSi的相位,這代表著在後段製程中,NiSi確實在低溫500oC左右即 可形成,印證了在先進製程中Ni適用於低溫製程的優點,在低溫500oC 左右即可與Si反應形成低阻值之NiSi。

3.3.2 電性的量測分析

圖 3.9 為 Ni 600Å /poly-Si(BF2) 1000Å/ ox 50Å 在 經 過 550oC;30sec 回 火 溫 度 後 的 電 容 - 電 壓 曲 線 圖 ; 圖 3.10 為 Ni 600Å /α-Si(undoped) 1000Å/ ox 50Å在經過550o

C;30sec回火溫度後的電容-電 壓 曲 線 圖; 圖 3.11 為 Ni 600Å /α-Si(BF2) 1000Å/ ox 50Å 在 經 過 550oC;30sec 回 火 溫 度 後 的 電 容 - 電 壓 曲 線 圖 ; 圖 3.12 為 Ni 600 Å/α-Si(undoped)500Å / poly-Si 500Å /ox 50Å在經過550oC;30sec回火 溫度後的電容-電壓曲線圖;圖3.13為Ni 600 Å /α-Si(BF2)500Å / poly-Si 500Å/ ox50Å在經過550oC;30sec回火溫度後的電容-電壓曲線圖。由圖 3.9量測出來的電容值發現,可反推出其氧化層等效厚度約為52Å,其 Vfb為0.864V;由圖3.10量測出來的電容值,可反推出其氧化層等效厚度 約為51Å,其Vfb為0.84V; 由圖3.11量測出來的電容值,可反推出其氧

(1) Ni 600Å /poly-Si 1000Å/ ox 300Å和Ni 600Å/α-Si 1000Å/ox 300Å 及Ni 600Å/α-Si 500Å/ poly-Si 500Å /ox 300Å在不同的回火溫度下,

Ni 600Å/poly-Si 1000Å/ox 300Å皆具有最低的電阻率,因此對於全 金屬鎳矽化物閘極材料的選擇,基於電阻率的考量,使用poly-Si的 全金屬鎳矽化物閘極結構為最佳的選擇。而對於這三種結構而言,

其最佳的回火條件為550oC;30秒(有最低的電阻率),可做為日後大 家在做有關全金屬鎳矽化物回火時的最佳化條件參考。

(2) 在相同厚度的Ni與相同厚度的poly-Si、α-Si各別反應之後,形 成之Fully NiSi的厚度是不同的。Ni與α-Si反應會形成比poly-Si反應 之後更厚的NiSi,造成這樣的原因是因為poly-Si的結構較為緻密,

α-Si的結構較為鬆散,導致這兩種結構在與Ni反應之後形成的NiSi 厚度會有所不同;因此Ni與α-Si反應形成NiSi的反應比例關係,與 Ni與poly-Si反應形成NiSi的反應比例關係是不一樣的。

(3) α-Si的結構較poly-Si的結構鬆散,因此α-Si的結構所形成的NiSi 在高溫時較poly-Si形成的NiSi更容易發生結塊,這有可能會導致NiSi 層易有斷裂的情形發生。

(4) NiSi 的功函數可藉由摻雜來調變;而 Ni 600Å /poly-Si 1000Å/ ox 50Å 和 Ni 600Å/α-Si 1000Å/ox 50Å 及 Ni 600Å/α-Si 500Å/ poly-Si

500Å /ox 50Å 這三種結構做成 PMOS 電容之後,對於功函數(Work Function)的調整能力是很小的,這是因為在 PMOS 中所摻雜的 BF

2

或 B 較 NMOS 的 As 或 P 不易大量主要累積在 NiSi 與 oxide 的介面 處所造成。

3.1 (a)物性分析片結構圖 (b) 電性分析片結構圖

450 500 550 600 650 700

Sheet Resistance (Ohm/sq)

Annealing Temperature (oC)

NiSi(poly-Si) NiSi(α-Si)

NiSi(poly-Si/α-Si)

3.2 為(1) Ni 600Å/poly-Si 1000Å/ ox 300Å (2) Ni 600Å /α-Si 1000Å/ ox 300Å (3) Ni 600Å/α-Si 500Å / poly-Si 500Å/

ox 300Å 在不同回火溫度下的片電阻值曲線圖

3.3 為 Ni 600Å /poly-Si 1000Å/ ox 300Å 經過 550℃;30s 回 火後的 SEM 分析圖

NiSi (poly-Si)

Oxide glue

3.4 為 Ni 600Å /α-Si 1000Å/ ox 300Å 經過 550℃;30s 回火 後的 SEM 分析圖

NiSi (α-Si) Oxide glue

3.5 為 Ni 600Å /α-Si 500Å / poly-Si 500Å/ ox 300Å 經過 550℃;30s 回火後的 SEM 分析圖

Oxide NiSi (α-Si) NiSi (poly-Si) glue

10 20 30 40 50 60 70 80

500oC;30sec 550oC;30sec 600oC;30sec 650oC;30sec

Intensity

2 Theta (degree)

3.6 為 Ni 600Å /poly-Si 1000Å/ ox 50Å 分別經過 500、

550、600、650℃;30s 回火後的 XRD 分析圖

NiSi (200)

NiSi (011)

NiSi (211)

NiSi (020)

10 20 30 40 50 60 70 80

500oC;30sec 550oC;30sec 600oC;30sec 650oC;30sec

2 Theta (degree)

Intensity

3.7 為 Ni 600Å/α-Si 1000Å/ ox 50Å 分別經過 500、550、

600、650℃;30s 回火後的 XRD 分析圖

NiSi (200)

NiSi (011) NiSi (211)

NiSi (020)

10 20 30 40 50 60 70 80

500oC;30sec 550oC;30sec 600oC;30sec 650oC;30sec

Intensity

2 Theta (degree)

3.8 為 Ni 600Å/α-Si 500Å / poly-Si 500Å/ ox 50Å 分別經過 500、550、600、650℃;30s 回火後的 XRD 分析圖

NiSi (200) NiSi (011)

NiSi (211)

NiSi (020)

3.9 為 600Å /poly-Si(BF2)100Å/ ox 50Å 在經過 550

o

C;30sec 回火溫度後的電容-電壓曲線圖

-3 -2 -1 0 1 2 3

0 10 20 30 40 50 60 70

C(pF)

Vg(V)

3.10 為 Ni 600Å /α-Si(undoped) 1000Å/ ox 50Å 在經過 550

o

C;30sec 回火溫度後的電容-電壓曲線圖

-3 -2 -1 0 1 2 3

0 10 20 30 40 50 60 70

C(pF)

Vg(V)

3.11 為 Ni 600Å /α-Si(BF

2

) 1000Å/ ox 50Å 在經過 550

o

C;30sec 回火溫度後的電容-電壓曲線圖

-3 -2 -1 0 1 2 3

0 10 20 30 40 50 60 70

C(pF)

Vg(V)

3.12 為 Ni 600 Å /α-Si(undoped) 500Å / poly-Si 500Å/ ox 50 Å 在經過 550

o

C;30sec 回火溫度後的電容-電壓曲線圖

-3 -2 -1 0 1 2 3

0 10 20 30 40 50 60 70

C(pF)

Vg(V)

3.13 為 Ni 600 Å /α-Si(BF

2

) 500Å / poly-Si 500Å/ ox 50 Å 在經過 550

o

C;30sec 回火溫度後的電容-電壓曲線圖

-3 -2 -1 0 1 2 3

0 10 20 30 40 50 60 70

C(pF)

Vg(V)

第四章

之半導體電路的製造過程中,若要維持在此限制的溫度之中是困難或 是不可能的。因此如何提高金屬矽化物層的熱穩定性,就變得十分重 要,因此有相當多的研究是針對鎳矽化物的熱穩定性改善,比如使用 Ti、TiN的Capping Layer、氮離子佈植技術、二階段回火等等..因外 在最新研究結果顯示,若對矽摻雜碳離子,之後再形成含碳之矽化鎳 與碳化矽接觸,發現此結構的熱穩定性,比矽化鎳與矽接觸之熱穩定 性更佳,含碳之矽化鎳層可在高溫(接近900℃)時還具有低阻值的特 性。

參考文獻

[1] G. E. Moore, “Cramming more components onto integrated circuits,” Electronics, vol. 38, pp. 114–117, 1965.

[2] H. Yang et al., “A comparison of TiN processes for CVD WTiN gate electrode on 3 nm gate oxide,” Proc. IEDM, p. 459 (1997) [3] A. Chatterjee et al., “Sub-100 nm gate length metal gate NMOS

transistors fabricated by a replacement gate process,” Proc.

IEDM, p. 821 (1997)

[4] J. C. Hu et al., “Feasibility of using WTiN as metal gate for conventional 0.13 μm CMOS technology and beyond,” Proc.

IEDM, p. 825 (1997)

[5] L. Su, et al., Symp. VLSI Technol., p. 12 (1996).

[6] J. R Pfiester, F. K. Baker, T.C. Mele, H. H. Tseng, P. J. Tobin, J.

D. Hayden, J. W. Miller, C.D. Gunderson, L. C. Parrillo, “The effects of boron penetration on p+ polysilicon gated PMOS devices,” IEEE Tran. Electron Devices, ED-37, p. 1842 (1990) [7] T. Kuroj, M. Kobayashi, M. Shirohata, Yokumura, Skusunoki,

M.Inuishi, and N. Tshboushi, “The impact of nitrogen implantation into highly doped polysilicon gates for highly reliable and high-performance sub-quarter-micron dual-gate complementary metal oxide Semiconductor,” Jpn. J. Appl. Phys, 34, 771 (1995)

[8] T. Kuroj, Skusunoki, M. Shirohata, Y. Okumura, M. Kobayashi, M. Inuishi, and N. Tshboushi, “The effect of nitrogen

implantation into P+ polysilicon gate on gate oxide properities,”

in Symp. VLSI Technol., 107 (1994)

[9] S. Nakayama, T. Sakai, “The effect of nitrogen in P+ polysilicon gates on boron penperation into silicon substrate through the gate oxide,” in Symp. VLSI Technol., 228 (1996)

[10] C. Y. Wong, J. Y. Sun, Y. Taur, C. S. Oh, R. Angelucci, B.

Davari, “Doping of n+ and p+ polysilicon in a dual-gate CMOS process,” Proc. IEDM, p. 238 (1988)

[11] C. Hu, "Gate oxide scaling limits and projection," in IEDM Tech.

Dig.

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