第三章 不同的全金屬矽化鎳結構對閘極特性的影響
3.1 引言以及動機
3.3.2 電性的量測分析
圖 3.9 為 Ni 600Å /poly-Si(BF2) 1000Å/ ox 50Å 在 經 過 550oC;30sec 回 火 溫 度 後 的 電 容 - 電 壓 曲 線 圖 ; 圖 3.10 為 Ni 600Å /α-Si(undoped) 1000Å/ ox 50Å在經過550o
C;30sec回火溫度後的電容-電 壓 曲 線 圖; 圖 3.11 為 Ni 600Å /α-Si(BF2) 1000Å/ ox 50Å 在 經 過 550oC;30sec 回 火 溫 度 後 的 電 容 - 電 壓 曲 線 圖 ; 圖 3.12 為 Ni 600 Å/α-Si(undoped)500Å / poly-Si 500Å /ox 50Å在經過550oC;30sec回火 溫度後的電容-電壓曲線圖;圖3.13為Ni 600 Å /α-Si(BF2)500Å / poly-Si 500Å/ ox50Å在經過550oC;30sec回火溫度後的電容-電壓曲線圖。由圖 3.9量測出來的電容值發現，可反推出其氧化層等效厚度約為52Å，其 Vfb為0.864V;由圖3.10量測出來的電容值，可反推出其氧化層等效厚度 約為51Å，其Vfb為0.84V; 由圖3.11量測出來的電容值，可反推出其氧
(1) Ni 600Å /poly-Si 1000Å/ ox 300Å和Ni 600Å/α-Si 1000Å/ox 300Å 及Ni 600Å/α-Si 500Å/ poly-Si 500Å /ox 300Å在不同的回火溫度下，
Ni 600Å/poly-Si 1000Å/ox 300Å皆具有最低的電阻率，因此對於全 金屬鎳矽化物閘極材料的選擇，基於電阻率的考量，使用poly-Si的 全金屬鎳矽化物閘極結構為最佳的選擇。而對於這三種結構而言，
其最佳的回火條件為550oC;30秒(有最低的電阻率)，可做為日後大 家在做有關全金屬鎳矽化物回火時的最佳化條件參考。
(2) 在相同厚度的Ni與相同厚度的poly-Si、α-Si各別反應之後，形 成之Fully NiSi的厚度是不同的。Ni與α-Si反應會形成比poly-Si反應 之後更厚的NiSi，造成這樣的原因是因為poly-Si的結構較為緻密，
α-Si的結構較為鬆散，導致這兩種結構在與Ni反應之後形成的NiSi 厚度會有所不同;因此Ni與α-Si反應形成NiSi的反應比例關係，與 Ni與poly-Si反應形成NiSi的反應比例關係是不一樣的。
(3) α-Si的結構較poly-Si的結構鬆散，因此α-Si的結構所形成的NiSi 在高溫時較poly-Si形成的NiSi更容易發生結塊，這有可能會導致NiSi 層易有斷裂的情形發生。
(4) NiSi 的功函數可藉由摻雜來調變;而 Ni 600Å /poly-Si 1000Å/ ox 50Å 和 Ni 600Å/α-Si 1000Å/ox 50Å 及 Ni 600Å/α-Si 500Å/ poly-Si
500Å /ox 50Å 這三種結構做成 PMOS 電容之後，對於功函數(Work Function)的調整能力是很小的，這是因為在 PMOS 中所摻雜的 BF
2
或 B 較 NMOS 的 As 或 P 不易大量主要累積在 NiSi 與 oxide 的介面 處所造成。
圖 3.1 (a)物性分析片結構圖 (b) 電性分析片結構圖
450 500 550 600 650 700
Sheet Resistance (Ohm/sq)
Annealing Temperature (oC)
NiSi(poly-Si) NiSi(α-Si)
NiSi(poly-Si/α-Si)
圖 3.2 為(1) Ni 600Å/poly-Si 1000Å/ ox 300Å (2) Ni 600Å /α-Si 1000Å/ ox 300Å (3) Ni 600Å/α-Si 500Å / poly-Si 500Å/
ox 300Å 在不同回火溫度下的片電阻值曲線圖
圖 3.3 為 Ni 600Å /poly-Si 1000Å/ ox 300Å 經過 550℃;30s 回 火後的 SEM 分析圖
NiSi (poly-Si)
Oxide glue
圖 3.4 為 Ni 600Å /α-Si 1000Å/ ox 300Å 經過 550℃;30s 回火 後的 SEM 分析圖
NiSi (α-Si) Oxide glue
圖 3.5 為 Ni 600Å /α-Si 500Å / poly-Si 500Å/ ox 300Å 經過 550℃;30s 回火後的 SEM 分析圖
Oxide NiSi (α-Si) NiSi (poly-Si) glue
10 20 30 40 50 60 70 80
500oC;30sec 550oC;30sec 600oC;30sec 650oC;30sec
Intensity
2 Theta (degree)
圖 3.6 為 Ni 600Å /poly-Si 1000Å/ ox 50Å 分別經過 500、
550、600、650℃;30s 回火後的 XRD 分析圖
NiSi (200)
NiSi (011)
NiSi (211)
NiSi (020)
10 20 30 40 50 60 70 80
500oC;30sec 550oC;30sec 600oC;30sec 650oC;30sec
2 Theta (degree)
Intensity
圖 3.7 為 Ni 600Å/α-Si 1000Å/ ox 50Å 分別經過 500、550、
600、650℃;30s 回火後的 XRD 分析圖
NiSi (200)
NiSi (011) NiSi (211)
NiSi (020)
10 20 30 40 50 60 70 80
500oC;30sec 550oC;30sec 600oC;30sec 650oC;30sec
Intensity
2 Theta (degree)
圖 3.8 為 Ni 600Å/α-Si 500Å / poly-Si 500Å/ ox 50Å 分別經過 500、550、600、650℃;30s 回火後的 XRD 分析圖
NiSi (200) NiSi (011)
NiSi (211)
NiSi (020)
圖 3.9 為 600Å /poly-Si(BF2)100Å/ ox 50Å 在經過 550
oC;30sec 回火溫度後的電容-電壓曲線圖
-3 -2 -1 0 1 2 3
0 10 20 30 40 50 60 70
C(pF)
Vg(V)
圖 3.10 為 Ni 600Å /α-Si(undoped) 1000Å/ ox 50Å 在經過 550
oC;30sec 回火溫度後的電容-電壓曲線圖
-3 -2 -1 0 1 2 3
0 10 20 30 40 50 60 70
C(pF)
Vg(V)
圖 3.11 為 Ni 600Å /α-Si(BF
2) 1000Å/ ox 50Å 在經過 550
oC;30sec 回火溫度後的電容-電壓曲線圖
-3 -2 -1 0 1 2 3
0 10 20 30 40 50 60 70
C(pF)
Vg(V)
圖 3.12 為 Ni 600 Å /α-Si(undoped) 500Å / poly-Si 500Å/ ox 50 Å 在經過 550
oC;30sec 回火溫度後的電容-電壓曲線圖
-3 -2 -1 0 1 2 3
0 10 20 30 40 50 60 70
C(pF)
Vg(V)
圖 3.13 為 Ni 600 Å /α-Si(BF
2) 500Å / poly-Si 500Å/ ox 50 Å 在經過 550
oC;30sec 回火溫度後的電容-電壓曲線圖
-3 -2 -1 0 1 2 3
0 10 20 30 40 50 60 70
C(pF)
Vg(V)
第四章
之半導體電路的製造過程中，若要維持在此限制的溫度之中是困難或 是不可能的。因此如何提高金屬矽化物層的熱穩定性，就變得十分重 要，因此有相當多的研究是針對鎳矽化物的熱穩定性改善，比如使用 Ti、TiN的Capping Layer、氮離子佈植技術、二階段回火等等..因外 在最新研究結果顯示，若對矽摻雜碳離子，之後再形成含碳之矽化鎳 與碳化矽接觸，發現此結構的熱穩定性，比矽化鎳與矽接觸之熱穩定 性更佳，含碳之矽化鎳層可在高溫(接近900℃)時還具有低阻值的特 性。
參考文獻
[1] G. E. Moore, “Cramming more components onto integrated circuits,” Electronics, vol. 38, pp. 114–117, 1965.
[2] H. Yang et al., “A comparison of TiN processes for CVD WTiN gate electrode on 3 nm gate oxide,” Proc. IEDM, p. 459 (1997) [3] A. Chatterjee et al., “Sub-100 nm gate length metal gate NMOS
transistors fabricated by a replacement gate process,” Proc.
IEDM, p. 821 (1997)
[4] J. C. Hu et al., “Feasibility of using WTiN as metal gate for conventional 0.13 μm CMOS technology and beyond,” Proc.
IEDM, p. 825 (1997)
[5] L. Su, et al., Symp. VLSI Technol., p. 12 (1996).
[6] J. R Pfiester, F. K. Baker, T.C. Mele, H. H. Tseng, P. J. Tobin, J.
D. Hayden, J. W. Miller, C.D. Gunderson, L. C. Parrillo, “The effects of boron penetration on p+ polysilicon gated PMOS devices,” IEEE Tran. Electron Devices, ED-37, p. 1842 (1990) [7] T. Kuroj, M. Kobayashi, M. Shirohata, Yokumura, Skusunoki,
M.Inuishi, and N. Tshboushi, “The impact of nitrogen implantation into highly doped polysilicon gates for highly reliable and high-performance sub-quarter-micron dual-gate complementary metal oxide Semiconductor,” Jpn. J. Appl. Phys, 34, 771 (1995)
[8] T. Kuroj, Skusunoki, M. Shirohata, Y. Okumura, M. Kobayashi, M. Inuishi, and N. Tshboushi, “The effect of nitrogen
implantation into P+ polysilicon gate on gate oxide properities,”
in Symp. VLSI Technol., 107 (1994)
[9] S. Nakayama, T. Sakai, “The effect of nitrogen in P+ polysilicon gates on boron penperation into silicon substrate through the gate oxide,” in Symp. VLSI Technol., 228 (1996)
[10] C. Y. Wong, J. Y. Sun, Y. Taur, C. S. Oh, R. Angelucci, B.
Davari, “Doping of n+ and p+ polysilicon in a dual-gate CMOS process,” Proc. IEDM, p. 238 (1988)
[11] C. Hu, "Gate oxide scaling limits and projection," in IEDM Tech.
Dig.