第三章 實驗步驟
3.2 元件製造流程
本實驗採用六吋，有N-type 磊晶層(Epitaxy) ，晶格方向為(100)的矽 晶片，製備0.4um，元件密度為 133 Mcell，溝槽深度(Trench depth)為 1.4um 及1.6um，底氧化矽薄膜厚度為 2500 Å、3000 Å 及無底氧化矽薄膜之溝槽 式閘極功率金氧半場效電晶體，探討溝槽深度及底氧化矽薄膜厚度對元件 特性的影響度，其元件製造步驟如下(參考圖 3.12~3.19)：
1. 晶圓清洗
2. 場氧化層成長 (Field oxidation)
3. 主動區(Active area) 對準：第一層光罩 4. 場氧化層濕式蝕刻
5. 氧化層 (Low temperature oxide, LTO)沉積：作為溝渠蝕刻的硬式 罩幕 (hard mask)
6. 溝槽蝕刻對準：第二層光罩 7. 溝槽乾式蝕刻
8. PECVD-TEOS 沉積
9. 利用 1%HF 去除溝槽側壁氧化矽介電層：配合步驟 8 製程以形成溝 槽底部氧化矽介電層
12. 閘極對準：第三層光罩 13. 閘極複晶矽乾式蝕刻 14. 基體區(Body)離子植入 15. 基體區離子驅入
16. 源極區(Source) 對準：第四層光罩 17. 源極區離子植入
18. 源極區離子驅入
19. PMD (pre-metal dielectric) 沉積：先沉積 SiO2(NSG) ，再沉積 BPSG (硼磷矽玻璃) 。NSG 的目的是防止 B，P 鑽入 Poly-Si 或底 材(Si substrate)
20. BPSG 熱流
21. 接觸窗(Contact) 對準：第五層光罩 22. 接觸窗乾式蝕刻
29. 護層乾式蝕刻 30. 金屬熔合(Alloy) 31. 晶 背 硏 磨
32. 晶背金屬(Ti/Ni/Ag) 沉積：作為汲極區(Drain) 製程完成之元件其結構如圖3.20 所示。
圖(3.12)元件製造流程：溝槽蝕刻
N+ Substrate N- Epitaxial Layer
N+ Substrate N- Epitaxial Layer
圖(3.13)元件製造流程：PECVD-TEOS 氧化矽沉積
圖(3.14)元件製造流程：溝槽側壁氧化矽去除
N- Epitaxial Layer
N+ Substrate N- Epitaxial Layer
N+ Substrate
N- Epitaxial Layer
N+ Substrate N- Epitaxial Layer
N+ Substrate N- Epitaxial Layer
N+ Substrate
圖(3.15)元件製造流程：閘極形成
N- Epitaxial Layer
N+ Substrate
P body Gate P body poly
N- Epitaxial Layer
N+ Substrate
P body Gate P body poly
N- Epitaxial Layer
N+ Substrate Gate poly
Gate oxide
N- Epitaxial Layer
N+ Substrate Gate poly
Gate oxide
圖(3.17)元件製造流程：源極區離子植入
圖(3.19)元件製造流程：晶背(汲極)金屬蒸鍍
Metal (Drain)
P bo dy G ate P bo dy
B ackside m etal P bo dy G ate P bo dy
B ackside m etal
3.3 分析與量測
3.3.1 場發射式掃描電子顯微鏡(FE-SEM) ：薄膜沉積形態觀察
在各類分析工作中，使用率最高的材料分析技術應該算是掃描式電 子顯微鏡，其系統設計由電子槍 (Electron Gun) 發射電子束，經過一 組 磁 透 鏡 聚 焦(Condenser Lens) 聚 焦 後 ， 用 遮 蔽 孔 徑 (Condenser Aperture)選擇電子束的尺寸(Beam Size)後，通過一組控制電子束的掃 描線圈，再透過物鏡 (Objective Lens) 聚焦，打在試片上。電子束與 試片作用時，經由碰撞反應可產生數種粒子，在試片的上側裝有訊號 接收偵測器，利用擇取二次電子(Secondary Electron)或背向散射電子 (Backscattered Electron)數量並轉化為強度訊號後，便可利用影像重組 功能，轉化為試片表面微觀影像，提供幾何型態與組成分布型態資訊。
由於電子顯微鏡使用的電子槍材料與電子發射原理的差異，造成的 電子能量分程程度不同，進而影響電子束直徑與影像解析度。電子束 的必要特性是亮度要高、電子能量散佈(Energy Spread)要小，場發射 式電子槍比熱離子式鎢燈絲和硼化鑭燈絲的亮度分別高出 10 - 100 倍，同時電子能量散佈僅為 0.2 - 0.4 eV，所以目前市售的高解析度掃 描式電子顯微鏡都採用場發射式電子槍，其解析度可高達 1nm 以下。
本實驗使用Hitachi S4500 掃描電子顯微鏡來觀察氧化矽薄膜在溝槽側 壁及底部的沉積輪廓(profile)及薄膜厚度。[21]
3.3.2 穿透式電子顯微鏡(TEM) ：薄膜沉積界面觀察
穿透式電子顯微鏡(Transmission Electron Microscopy, TEM)具有 極高的穿透能力及高解析度，已成為材料科學研究上極有效的工具之 析式電子顯微鏡(Analytical Electron Microscope)與高解像能電子顯微 鏡(High Resolution Electron Microscope)已能合為一體，除了穿透式 電子成像之外，亦能做極微小區域(<10Å )的繞射圖樣(Nano Beam Diffraction, NBD) ，和收斂電子束繞射(Convergent Beam Diffraction, CBD)圖形，具有多樣化的能力，幾乎可以滿足各層面的分析需求。
500-1000 Å 之間且試片的大小必須在 3 mm 以下。欲得到這麼薄的試 片，可用聚焦式離子束顯微鏡 (Focused Ion Beam, FIB) 來作局部區 域的蝕薄工程。[22]
3.3.3 閘極啟始電壓 ( Gate threshold voltage, Vth)
閘極電流開始流通的閘極電壓稱為閘極啟始電壓，通常規格表上 所表示的為接合溫度為 25℃時的數值。其量測方式是將源極接地，閘 極與汲極聯接(short)，由汲極端輸入 250uA 之電流，再量測 Vds=Vgs 時的電壓值，即為閘極啟始電壓，如圖3.21。
圖(3.21) 閘極啟始電壓量測電路
3.3.4 汲極-源極崩潰電壓( Drain-Source breakdown voltage, BVdss)
此為 Power MOSFET 汲極-源極間所能承受的最大電壓值，主要
(short) ，由汲極端輸入一 Id 之電流(一般為 250uA) ，再量測汲極-源 極間的電壓值，即為汲極-源極崩潰電壓(BVdss) ，如圖 3.22。
圖(3.22) 汲極-源極崩潰電壓量測電路
3.3.5 閘極充放電容的電荷量(Gate Charge, Qg)
即閘極與各電極間的電荷量，此為決定 Power MOSFET 開關切 換速度的主要參數。其量測所得的圖形如圖 3.23，而其實際的量測閘 極方式為，於汲極-源極間輸入一電壓使 Vds=80%BVdss，並在閘極-源極間輸入一 Pluse(width=1ms) ，調整使 Id=1mA，本次實驗量測 Vgs 由 0V 至 4.5V 閘極充電所需時間，再計算電流乘上時間即等於閘 極與各電極之間的電荷量，如圖3.24。
D
G S
Id=250uA
Measure Vds=?
Vds
(2) t1 至 t2：Vgs 持續對閘極-源極間的電容充電，隨著 Vgs 的加大，
Ids 電流也跟隨著變大。
(3) t2 至 t3：此時閘極-源極間的電容已飽和，Vgs 開始對閘極-汲極 間的電容﹙Cgd﹚充電，此時 Ids 電流為定值，汲極電壓開始逐漸 降低。
(4) t3 至 t4：Vgs 對閘極-汲極間的電容充電已飽和，並持續加壓至完 成切換動作[24]。
其中 t1 到 t3 間產生了切換間的功率損失，為了達到較小的切換功率 損失，其對高頻切換動作最有不良影響的回授電容量 Cgd 值應該愈 小愈好。
圖(3.23) Gate Charge 量測圖形
資料來源: Advanced Power Technology application note, 2001
圖(3.24) Power MOSFET 切換曲線圖
資料來源: Advanced Power Technology application note, 2001
3.3.6 導通電阻(Drain-Source On-state Resistance, Rdson)
此為元件導通時汲極與源極間的電阻值，Rdson 主要為通道電阻
(Rchannel)加底材的磊晶層(Epitaxy)電阻(Repi) ，如圖 3.25。其量測方法
為由閘極-源極間輸入一 Force Vgs，此 Vgs > Vth，再由汲極端加一 Force Id，測量 Vds 及 Id，計算 Vds /Id 值即為 Rdson。功率金氧半場
Vth
圖(3.25) 導通電阻示意圖
圖3.26 導通電阻量測電路 D
G S
Force Vgs & Id
Measure Rdson=?
Source
Epitaxy Substrate Rchannel Gate
Repi
Drain