溝槽式閘極功率金氧半場效電晶體
特性改善研究
A study of Qgd Improvement for Trench Gate Power MOSFET
研 究 生：楊益泉
溝槽式閘極功率金氧半場效電晶體
Qgd 特性改善研究
A Study of Qgd Improvement for Trench Gate Power MOSFET
研 究 生：楊益泉 Student：Yi-Chuan Yang 指 導 教 授：吳耀銓 Advisor：Yew-Chung Sermon Wu 國 立 交 通 大 學 工學院碩士在職專班半導體材料與製程設備組 碩 士 論 文 A Thesis
Submitted to Institute of Semiconductor Material and Process Equipment College of Engineering
National Chiao Tung University in Partial Fulfillment of the Requirements
for the Degree of Master of Science in
Program of Semiconductor Material and Process Equipment August 2008
Hsinchu, Taiwan, Republic of China
溝槽式閘極功率金氧半場效電晶體
特性改善研究
學生: 楊益泉 指導教授: 吳耀銓
國立交通大學 工學院碩士在職專班半導體材料與製程設備組
摘
要
溝槽式閘極功率金氧半場效電晶體 (Trench Gate Power MOSFET)
為高頻低壓的功率元件主流，就其發展藍圖而言，隨著元件密度的提升， 閘極-汲極間電荷(Qgd) 會變大，使閘極的充放電速度變慢而影響元件的效 能。本論文之研究主要是針對0.4微米之高密度溝槽式閘極功率金氧半場效 電晶體Qgd電性參數特性的改善來做探討。我們利用PECVD-TEOS方法在 溝槽底部沉積一介電質薄膜來降低高密度功率電晶體Qgd，然而傳統的 PECVD的製程溫度大都介於300℃~400℃之間，在此溫度下，介電質薄膜 沉積於溝槽底部及側壁的速率幾乎相同，而難以藉由後續製程將介電質薄
槽式閘極功率金氧半場效電晶體的溝槽底部，成功的降低高密度元件的 Qgd，並通過可靠度的測試且可量產之條件。
A study of Qgd Improvement for Trench Power MOSFET
Student: Yi-Chuan Yang Advisor: Dr. Yew-Chung Sermon Wu
Institute of Semiconductor Material and Process Equipment College of Engineering
National Chiao Tung University
Abstract
Trench Gate Power MOSFET is the most popular power device for high frequency and low voltage utilization. The charge from gate to drain (Qgd) will become higher while the device density increasing. This study evaluates the PECVD-TEOS oxide film deposited at trench bottom for 0.4um high density trench gate power MOSFET for device performance improvement.
As we know, the deposition temperature for general PECVD-TEOS process is between 300℃ and 400℃.Under this process temperature condition, the oxide deposition rate is almost the same for trench sidewall and trench bottom. It
We propose to increase the PECVD-TEOS process temperature to improve deposition ratio of trench bottom to trench sidewall, and an optimum process flow is applied to form a thicker oxide at trench bottom for high density trench gate power MOSFET. The device demonstrates a significant reduction in Qgd, and this process flow is available for production and the products also pass the reliability test.
誌
謝
本論文承蒙指導教授吳耀銓老師悉心的指導並指點我正確的方向，始能 順利完成，於此至上最誠摯的謝意。 又公司老闆容忍在下偶而將重心放在課業，半導體在職專班同學兼同 事鍾逸夫先生在課業上的討論，讓學業得以順利完成，以及公司的擴散工 程部門及製程整合部門同仁均熱心提供諸多寶貴的意見及實驗上的幫忙， 在此一併致謝。 兩位千金在我求學的這幾年內相繼報到，老婆兼顧家庭及事業的辛勞 及兩個女兒的成長點滴，更是支持我前進的動力。謹以此論文獻給我關係 最密切的老婆大人孟潔、女兒諠媃和淯芯、以及我最摯愛的雙親。目
錄
中文摘要 ……… i 英文摘要 ……… iii 誌謝 ……… v 目 錄 … … … v i 表目錄 ……… ix 圖目錄 ……… x 第一章 緒論 ……… 1 1.1 功率金氧半場效電晶體介紹 ……… 1 1.2 研究動機 ……… 4 第二章 文獻討論 ……… 8 2.1 功率金氧半場效電晶體的發展與應用……… 8 2.2 化學氣相沉積原理 ……… 9 2.3 電漿的原理與基本特性 ……… 11 2.4 電漿增強化學氣相沈積 ……… 14 2.5 PECVD-TEOS製程介紹 ……… 16第三章 實驗步驟 ……… 18 3.1 PECVD-TEOS製程條件 ……… 18 3.2 元件製造流程 ……… 29 3 . 3 分 析 與 量 測 … … … 3 5 3.3.1 場發射式掃描電子顯微鏡……… 36 3.3.2 穿透式電子顯微鏡……… 37 3.3.3 閘極啟始電壓 ……… 38 3.3.4 汲極-源極崩潰電壓 ……… 38 3.3.5 閘極充放電容的電荷量 ……… 39 3.3.6 導通電阻 ……… 41 第 四 章 結 果 與 討 論 … … … 43 4.1 閘極氧化層崩潰電壓 ……… 43 4.2 閘極充放電容的電荷量測 ……… 45 4.2.1 底氧化層厚度與元件特性 ……… 45 4.2.2 溝渠深度與元件特性 ……… 47
參 考 文 獻 … … … 5 1 作 者 簡 介 … … … 5 4
表
目
錄
表 3.1 氧化矽薄膜厚度與製程溫度的關係 ……… 26
表 4.1 底氧化矽介電層厚度與元件特性關係 ……… 37
表 4.2 溝槽深度與元件特性關係 ……… 38
圖
目
錄
圖 1.1 水平式功率電晶體結構圖 ……… 2 圖 1.2 垂直式功率金氧半場效電晶體結構圖 ……… 3 圖 1.3 傳統溝槽式閘極功率電晶體在 Cell 區之 SEM 圖……… 6 圖 1.4 傳統溝槽式閘極功率電晶體結構示意圖……… 6 圖 1.5 溝槽式閘極功率電晶體之 Cgd ……… 7 圖 2.1 CVD 傳輸及反應步驟圖 ……… 11 圖 3.1 Applied Materials P-5000 機台示意圖……… 20圖 3.2 Applied Materials liquid injection 系統示意圖……… 20
圖 3.3 Applied Materials PECVD 反應腔示意圖……… 21
圖 3.4 PECVD-TEOS 氧化矽薄膜沉積速率與製程溫度關係……… 21 圖3.5 115℃至 350℃PECVD-TEOS 製程溫度沉積氧化矽薄膜的 FTIR 光譜 圖……… 22 圖3.6 360℃至 480℃PECVD-TEOS 製程溫度沉積氧化矽薄膜的 FTIR 光譜 圖……… 23 圖 3.7 1%HF 對不同 PECVD-TEOS 製程溫度沉積氧化矽薄膜的蝕刻 率……… 23 圖 3.8 PECVD-TEOS 氧化矽薄膜在溝槽側壁與底部厚度圖… 24-26 圖 3.9 氧化矽厚度比值(bottom/sidewall)與溫度關係 ……… 27
圖 3 . 1 0 1 % H F 對 溝 槽 側 壁 氧 化 矽 與 溝 槽 側 底 部 氧 化 矽 的 蝕 刻 比 率 ……… 27 圖 3.11 480℃ PECVD-TEOS 氧化矽沉積於溝槽側壁結構 …………28 圖 3.12 元件製造流程：溝槽蝕刻 ……… 31 圖 3.13 元件製造流程：PECVD-TEOS 氧化矽沉積……… 32 圖 3.14 元件製造流程：溝槽側壁氧化矽去除 ……… 32 圖 3.15 元件製造流程：閘極形成 ……… 33 圖 3.16 元件製造流程：基體區離子植入 ……… 33 圖 3.17 元件製造流程：源極區離子植入 ……… 34 圖 3.18 元件製造流程：源極金屬濺鍍 ……… 34 圖 3.19 元件製造流程：晶背(汲極)金屬蒸鍍 ……… 35 圖 3.20 有底氧化矽之溝槽式閘極功率電晶體結構示意圖及 Cell 區之 SEM 圖 ……… 35 圖 3.21 閘極啟始電壓量測電路 ……… 38 圖 3.22 汲極-源極崩潰電壓量測電路……… 39 圖 3.23 Gate Charge 量測圖形……… 40 圖 3.24 Power MOSFET 切換曲線圖……… 41
圖 4.1 溝槽式閘極功率電晶體閘極氧化層厚度 ……… 44
第一章
緒 論
1.1 功率金氧半場效電晶體介紹
功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field Effect Transistor) 一般簡稱為功率電晶體(Power MOSFET)，是一種可以 廣泛使用在類比電路與數位電路的場效電晶體，目前已成為功率元件 (Power device)的主流，在市場上居於主導地位，經常被應用在許多電子電 力方面。功率金氧半場效電晶體具有非常低的導通電阻，且由於功率金氧 半場效電晶體閘極輸入阻抗非常大，因此輸入端的功率散逸相當小。再者， 與功率雙極性電晶體(Power Bipolar Transistor)相比，功率金氧半場效電晶 體只具有單一載子，沒有少數載子存儲的缺點，故具有切換速度非常快的 優點[1-3]。所以，功率金氧半場效電晶體已成為高頻低壓(<200V)功率元件的 主流。 功率金氧半場效電晶體的構造，可以根據電流流通路徑分類，電流在 元件表面平行流通的稱為水平式(圖 1.1)，電流為垂直流通的稱為垂直式。 水平式主要是用於高壓的功率元件，但其缺點是為提高元件的耐壓能力須 增 加 汲 極 區 域 附 近 漂 移 區 域(Drift region) 的 長 度 ， 如 此 導 通 電 阻 (On-resistance)會提高，故要維持高耐壓且又要降低導通電阻一直是水平式
效電晶體(VMOSFET)、垂直式雙擴散金氧半場效電晶體(VDMOSFET) 、 以及溝槽式閘極功率金氧半場效電晶體(Trench Gate Power MOSFET 或
稱UMOSFET)[4-6] 。垂直式功率金氧半場效電晶體的汲極端都是做在元件 下端，目的是使電流在全體流通，因此，單位晶片面積的電阻可以減少， 其缺點為不易與積體電路整合在一起，所以主要都做成單顆的離散元件 (Discrete device)。 對於溝槽式閘極功率金氧半場效電晶體而言，其U 型結構可以使導通 電阻降低很多，使它成為高頻低壓的功率元件主流。對電子電力而言，降 低導通電阻是非常重要的，例如在硬碟的驅動電路、行動電話的電源供應 器、以及功率放大器等，降低導通電阻可以降低功率的散逸，提高產品的 可靠度。 圖(1.1)水平式功率電晶體結構圖
(a) (b)
(c)
圖(1.2) 垂直式功率金氧半場效電晶體結構圖 (a). VMOSFET (b).VDMOSFET (c).UMOSFET
P-body P-body P-bodyP-body P-body
1.2 研究動機 功率金氧半場效電晶體的切換速率主要是靠閘極的充放電而動作的， 閘極輸入的電荷量(Qg)愈小，則切換速度愈快。所有的功率金氧半場效電 晶體在切換的過程中都會損失能量，這些損失的能量會轉變成熱能的型式 並使得效能降低。切換時所損失的能量跟切換的時間有很直接的關係，而 切換時間又跟結構中的電容值的大小有關，特別是會影響到存在於閘極與 汲極之間電荷量(Qgd)的大小。 傳統的溝槽式閘極功率金氧半場效電晶體的結構如圖1.3及圖1.4所 示，其元件密度大約是數十Mcell/in2，如果要縮小元件面積或提高單位面積 可供應的電流，必須縮小溝槽及源極的寬度。但當元件密度提高時，因為 Qgd或回授電容(Reverse Transfer capacitance，簡稱Crss，此亦為閘極-汲極間電容量Cgd)也會變大，使閘極的充放電速度變慢而影響元件的效能 [7]。要增加元件的電流密度且維持元件高頻率的特性，此Cgd值應該愈低愈 好。 溝槽式閘極功率金氧半場效電晶體的Cgd是由閘極氧化層電容及半導 體的空乏層電容相互串聯而成，如圖1.5所示。從電容及電荷的定義(式1) 及(式2)得知，在溝槽式閘極功率金氧半場效電晶體U型結構的底部形成一 介電層(Dielectric)讓d值增加以降低閘極-汲極間電荷或回授電容是一可行 的方法。
C = Q/V = εA/d (式1) Q= CV = It (式2) 其中C代表電容 [單位為法拉 F] Q代表電荷 [單位為庫倫 C] ε代表介電層之介電常數 [單位為法拉/公分 F/cm] A代表電極與電極間重疊的面積 [單位為平方公分 cm2] d代表電極與電極間的距離，或為介電層之厚度 [單位為公分 cm] V代表兩電極間的電壓 [單位為伏特 V] I代表電流 [單位為安培 A] t代表時間 [單位為秒 sec] 本研究將以RF電漿反應系統，以TEOS 為反應前驅物(precursor)，藉 由改變製程溫度探討氧化矽介電層薄膜在溝槽式閘極功率金氧半場效電晶 體的U型結構底部及側壁的沉積現象，然後藉由適當的溼式化學蝕刻製程， 將沉積於側壁的氧化矽薄膜完全去除，只留下U型結構底部氧化矽介電層薄 膜，以形成具有底氧化矽介電層的溝槽式閘極功率金氧半場效電晶體元 件，接著對此元件進行電性量測以探討高密度元件的效能。
圖(1.3)傳統溝槽式閘極功率電晶體在 Cell 區之 SEM 圖
圖(1.4)傳統溝槽式閘極功率電晶體結構示意圖
PMD PMD
圖(1.5) 溝槽式閘極功率電晶體之 Cgd
Cgd Epitaxy
Drain Source
Part of Cgd due to oxide Part of Cgd due to depletion
第二章 文獻討論
2.1 功率金氧半場效電晶體的發展與應用
電功率場效電晶體(Power FET)的概念是在 1964 年由 Zuleeg 與 Teszner 各自發表，特別是 Zuleeg 所發明的 MUCH-FET 與目前市面上所 看到功率金氧半場效電晶體同樣，汲極(Drain)電極位於電晶體底部，源極 (Source)電極則位於電晶體上部，構成所謂的垂直式結構。垂直式功率金氧
半場效電晶體從過去到現在最常見的主要有三種類型，首先是1970 年代所
發展出來的V 型凹槽金氧半場效電晶體(VMOSFET) 、1980 年代的垂直式
雙擴散金氧半場效電晶體(VDMOSFET)以及 1990 年代的溝槽式閘極功率 金氧半場效電晶體(Trench Gate Power MOSFET 或稱 UMOSFET)。早期
的V 型凹槽金氧半場效電晶體在 V 型尖端處易引起大電場聚集的效應使得 元件崩潰在該處。因此後來有了可靠度較佳的雙擴散金氧半場效電晶體， 但由於雙擴散金氧半場效電晶體兩側 P 型基體區域(P-Body region) 與 N -漂移區之間的空乏區會往中間擠壓造成JFET 的效應，若將元件密度提高反 而使得 P 型基體空乏區之間電流可流過的區域變小，使得 JFET 區域電阻 提高，元件的導通電阻反而增加。因此受制於 P 型基體空乏區之間 JFET 效應的影響，使得雙擴散金氧半場效電晶體元件密度提高有限，而且單一 元件結構因為平面通道而顯得比較大，造成面積的浪費是雙擴散金氧半場
效電晶體的另一個缺點。為了避免JFET 效應以達到更低的導通電阻就有了 溝槽式閘極功率金氧半場效電晶體的出現[8]。對於溝槽式閘極功率金氧半場 效電晶體而言，在 U 型溝槽處同樣會有較大電場聚集的效應，降低元件的 崩潰電壓，但 U 型結構卻可使導通電阻降低很多，且溝槽式閘極的結構可 以縮小元件尺寸，增加晶片中元件的密度以減少成本。這些優點都有助於 更小、更有效率、更高密度的電路且適用於更廣的應用，使得溝槽式閘極 功率金氧半場效電晶體成為高頻低壓的功率元件主流。 功率金氧半場效電晶體現今被廣泛應用於電源供應器、汽車電子點火 系統、電燈電子安定器、電腦主機板、電池系統及通訊設備上，主要的功 能為功率轉換(Power conversion) 、功率放大(Amplification) 、切換開關 (Switch) 、線路保護(Protection)以及整流(Rectify)[9]。因其具有比一般雙極 性電晶體(Power Bipolar Transistor)較快的切換速度及較低的功率消耗，故 被認為是非常適合用於切換動作的半導體元件。
2.2 化學氣相沉積原理
化學氣相沉積 (Chemical Vapor Deposition, 簡稱 CVD) 是藉由氣體 混合物之化學反應在晶圓表面上沉積一固態薄膜的製程，在晶圓表面或其
2. 薄膜的材料源由外加氣體所供給。 3. CVD 製程的反應物必須為氣相的形式。 下面列出基本CVD 反應的主要步驟且於圖 2.1[10]表示出： 1. 氣體傳輸至沉積區域：從反應器入口至晶圓沉積區域之主氣流區域的質 量傳輸。 2. 薄膜先前物形成：氣相反應形成薄膜先前物(初始原子與分子構成薄膜) 及副產物。 3. 薄膜先前物傳送至晶圓：薄膜先前物質量傳輸至晶圓成長表面。 4. 先前物吸附：薄膜先前物吸附於晶圓表面。 5. 先前物擴散：薄膜先前物至薄膜成長位置之表面擴散。 6. 表面反應：表面化學反應導致薄膜沉積及副產物生成。 7. 副產物從表面移除：表面反應的副產物脫附。 8. 副產物從反應器移除：在主氣流區中，副產物藉由質量傳輸離開沉積區 且由反應器出口移除。 CVD 反應的進行會涉及到能量、動量及質量的傳遞，反應氣體是藉由 擴散效應，來通過主氣流與晶片表面之間的邊界層，以便將反應氣體傳遞 到晶片的表面。接著，因能量傳遞而受熱的晶片，將提供反應氣體足夠的 能量以進行化學反應，並生成固態的沉積物及其他氣態的副產物。固態沉
積物便成為薄膜的一部分，氣態副產物將同樣利用擴散效應來通過邊界層 並回到主氣流裡。 圖(2.1) CVD 傳輸及反應步驟圖 2.3 電漿的原理與基本特性 物質是由分子組成的，一個分子可以包含一個或多個原子，而一個原 子則是由原子核和若干個電子組成。原子核帶正電，電子帶負電，原子呈 電中性。氣態時，電子在電場束縛下圍繞原子核旋轉。如果氣體被加熱或
中的所有原子都被電離，就稱為完全電離，如果只有部分原子被電離，則 稱為部分電離。被電離的原子數與總原子數之比稱為電離度。電離度為 100 ％ 時，即氣體被完全電離，就成為所謂的物質第四態：電漿，也稱為等離 子體。這是電漿最嚴格定義的電漿，在實際應用中，部分電離的氣體，只 要滿足一定的條件，也通稱為電漿。 電漿的產生是靠碰撞，靠著電子在電場中加速獲得極高的動能，當碰 撞到氣體分子或原子時將能量傳遞過去。因為電子遠較氣體分子或原子小， 所以碰撞造成的結果不是增加氣體的動能，而是提高其位能。從原子的角 度來看，位能的提高造成原子內電子的遷移，如果達到足夠的能量甚至會 跳離原子，產生一個離子和一個電子，這是一個的解離的反應。產生的電 子再經電場加速到足夠的動能進行下一次的解離，於是由一顆電子產生兩 顆，兩顆到四顆，如此以等比級數增加，最後造成全面性的解離崩潰。電 子動能的累積牽涉到電場的大小及碰撞的頻率， 電子的最高動能 = 電場對電子作功的累積 = F × d (作用力× 距離) = q ‧ ε ‧λ 其中 q 代表粒子的帶電量 ε代表電場大小 λ代表是粒子的平均自由徑
碰撞頻率越高代表其行走的距離越短，平均兩次碰撞間行走的距離定 義為平均自由徑，所以在相同的電場下平均自由徑與碰撞頻率呈反比。從 上式來看，因為電子的帶電量 q 是固定的，所以要提高電子的最高動能要 從增加電場及增加平均自由徑著手。所以，一般電漿操作的環境在高電壓 和低氣壓下。 當離子數目到達一定量後，與電子碰撞的機率增加，會產生離子與電 子的結合反應。一部份的離子與電子結合，一部份的離子及電子會消失在 與反應腔體及基板的碰撞。電子-離子對產生的速率與消失的速率最後會相 等，造成一種動態平衡。穩定狀態的電漿中，電子-離子對濃度為一定值， 這種穩定的電子-離子對數目與原來氣體數目的比值定義為離子化程度 (Degree of Ionization)。不同放電方式其離子化程度也不同，由小於 0.1% 到100%都有，視放電形式及操作條件而異。 電漿具有屏蔽外加電場而保持自身為電中性的能力。如果將兩塊連到 電池兩端的平板放入電漿中，則連接正極和負極的平板將分別吸引電子和 離子。結果，電場只存在於平板周圍的一個厚度為德拜屏蔽長度的薄層內， 而在電漿的其他部分，平板所產生的電場趨近於零。這種屏蔽效應稱為德 拜屏蔽（Debye shielding）。瀕臨平板邊界數個德拜屏蔽長度厚的薄層，一
總結電漿有下列幾項特性： 1. 電漿產生器裡的壓力必須控制在一特定的操作區間。 2. 維持電漿運作需要能量，以使電子在電漿內藉各種的碰撞反應來產生 足夠的各種粒子，維持電漿內各種粒子密度的均衡。 3. 當電漿內的粒子達平衡狀態時，離子流出電漿的流量將與電子的量相 同，以維持電漿電位的穩定。 4. 電漿是部分離子化的導電氣體，因為電漿內沒有電荷差距，所以沒有 電場存在。 電漿已廣泛應用於各種領域，如在半導體積體電路製造方面，舉凡不 同材料薄膜的成長及電路的蝕刻皆普遍由電漿技術達成。在電漿技術中電 漿源則是系統的關鍵。目前產生電漿的方法以使用的功率源分類而言有直 流放電(DC discharge) 、低頻及中頻放電(頻率由數 KHz 到數 MHz) 、射 頻放電(頻率 13.56MHz) 、及微波放電(頻率 2.45GHz)。現行電漿製程多操 作在低壓之輝光放電(壓力由 mTorr 到百 Torr)。而操作在 1 大氣壓的低溫 電漿製程則是現在研究的重要課題，以半導體製程而言，則以射頻放電被 採用的最多。 2.4 電漿增強化學氣相沈積 在CVD 的反應中，任何參與反應的氣體分子的分解都需要一定的激發
活化的能量，電漿增強化學氣相沈積法(Plasma Enhanced Chemical Vapor Deposition, 簡稱 PECVD) 又稱為輝光放電(glow discharge) 沈積法，是反 應氣體從輝光放電等離子場中獲得能量，激發並增強化學反應，從而實現 化 學 氣 相 沈 積 的 技 術 。 電 漿 增 強 化 學 氣 相 沈 積 系 統 使 用 射 頻 （radio-frequency，簡稱 RF）電源供應器提供 RF 電磁波產生電漿，使其 為輔助能量，使得化學沉積之反應溫度得以降低。將反應腔(chamber)中的 氣體解離產生電漿，電漿使氣體分子變成較具反應性的化學物種而於基材 表面反應，產生固相生成物而沉積成薄膜，且電漿增強化學氣相沈積中用 的輝光放電等離子體屬於非平衡等離子體。在此類的等離子體中，自由電 子的絕對溫度通常比平均氣體溫度高 1 到 2 個數量級，這些高能電子撞擊 反應物氣體分子，使之激發並電離，產生化學性質很活潑的自由基團，並 使矽的表面產生更為活潑的表面結構，從而加快了低溫下的化學反應。反 應腔體內部是以上下兩片極板所構成，此兩片極板通常為鋁製電極，晶片 則是放置於下方電極基板上。當兩個電極間外加一個RF 電壓時，兩極間會 有輝光放電現象。製程氣體則由上方極板通入兩極板間的輝光放電區域， 而製程所產生之廢氣則由抽氣幫浦抽至廢氣處理系統。 電漿增強化學氣相沈積法可在低溫下成長薄膜，減少熱的損失，抑制
在熱力學上難以發生的反應變為可能，如此可製備出從未見過的組成的新 材料，如耐高溫材料薄膜。另外，由於進料是氣體，可以穩定的進入反應 器，故可連續控制進料組成，進而控制薄膜組成。 使用電漿增強化學氣相沈積製程的優點有： 1. 低的製程溫度 2. 有良好的間隙填充能力 3. 薄膜對晶圓有良好的附著能力 4. 高的薄膜沉積速率 5. 有較佳的薄膜緻密度 6. 由於製程溫度低，因此應用範圍廣 現今在ULSI 製程上所使用的電漿增強化學氣相沈積反應器，大都是 採用每次只處理一片晶片的”單一晶片式”的設計，以確保表面沉積的均勻 性，得以控制在理想範圍之內[12-15]。 2.5 PECVD-TEOS 製程介紹 TEOS，中文全名為四乙氧基矽烷(Tetraethyl Orthosilicate)，化學式 為 Si(OC2H5)4，是一有機分子，在四面體的每個角落上都會有一個乙氧基 群(OC2H5)鍵接在矽原子上。TEOS 分子不是完整對稱的，它可以與表面原
子形成氫氧鍵並物理吸附於基材表面，因此TEOS 源材料有高的表面遷移 率而被廣泛地使用在氧化物的沉積上。 TEOS 在室溫時是液體，其沸點為 168℃，要在 CVD 製程中使用 TEOS，必須用特殊的輸送系統將其汽化並將其蒸氣輸送進製程反應腔體 中。 熱分解TEOS 氧化矽製程可以具有非常好的階梯覆蓋率以及間隙填充 能力，然而過高的沉積溫度(>700℃)則限制了它的應用。PECVD-TEOS 製 程是在 1960 年代被提出，而且商業化則是在 1980 年代。PECVD-TEOS 製程使用電漿來分解氧分子並產生氧自由基，可以顯著地提高 TEOS 的氧 化速率，並可在相對低溫下(約 300℃~400℃)達到高的氧化物沉積速率並降 低氧化物內碳的含量。因為大部分的 TEOS 源材料都是在氧化物表面被物 理吸附而有高的表面遷移率，所以 PECVD-TEOS 氧化物薄膜有非常好的 階梯覆蓋率及似型性。[16-19]
第三章
實驗步驟
3.1 PECVD-TEOS 製程條件
本 研 究 製 備 溝 槽 式 閘 極 功 率 金 氧 半 場 效 電 晶 體 底 部 氧 化 層 使 用 Applied Materials 公司製造的 Precision 5000 之機台(圖 3.1)，以 TEOS 及 O2為製程先驅物(precursor) 。TEOS 須經由蒸發器(vaporizer 或稱為 liquid
injection system，圖 3.2)加熱使之汽化，再藉著載氣(carrier gas，此系統
使用氦氣)將已汽化之 TEOS 氣體導入反應腔內(圖 3.3)與 O2進行反應。電 漿頻率為 13.56MHz，功率設定在 800W，製程壓力為 8.2Torr，製程所需 的溫度是由位於反應腔下方Lamp module 內的鹵素燈管產生的輻射熱來供 應。我們將製程溫度設定為360℃、400℃、440℃、480℃、500℃，接著 使用1%HF 對沉積的氧化矽薄膜進行溼式蝕刻製程，以尋求最適的製程條 件。 根據此次實驗所得到的結果顯示隨著製程溫度的增加，其氧化矽沉積 的速率會逐漸降低，其反應沉積速率與反應溫度的關係如圖 3.4。由 Babayan 等人對 PECVD-TEOS 製程溫度在 115℃~350℃的研究得知，薄 膜沉積速率隨製程溫度而下降的原因，係由於氧化矽薄膜內的氫氧基(OH group)的含量隨著 PECVD-TEOS 製程溫度的升高而減少，使其薄膜組成較 為緻密。圖3.5 的 FTIR 光譜圖說明了波數在 930cm-1及1200 cm-1 的Si-OH 吸收峰和3400~3650 cm-1的OH 吸收峰，皆隨製程溫度的提高其含量明顯
地 減 少[20]。 從 我 們 的 實 驗 也 觀 察 到 PECVD-TEOS 製 程 溫 度 由 360℃~480℃，其 FTIR 的光譜在波數 3400~3650 cm-1的OH 特性吸收有 降低的趨勢，如圖 3.6 所示。圖 3.7 顯示 1%HF 對較高製程溫度沉積的氧 化矽薄膜其蝕刻速率較低，亦可驗證愈高溫 PECVD-TEOS 製程其沉積的 氧化矽薄膜愈緻密。 在不同製程溫度條件下所生成的氧化矽薄膜沉積於溝槽式閘極功率金 氧半場效電晶體U 型溝槽內會呈現出不同的階梯覆蓋率(step coverage)及 似型性(conformality)，從圖 3.8（a）至(e) 清楚的顯示在沉積相同薄膜厚 度的條件下，愈高的製程溫度，其 U 型溝槽側壁氧化矽薄膜沉積的厚度愈 少，而溝槽底部氧化層薄膜的厚度幾乎沒有改變。其溝槽底部與側壁氧化 層薄膜厚度的比值與製程溫度的關係列於表3.1 及如圖 3.9 所示。 1% HF 對於溝槽側壁氧化矽薄膜的蝕刻率隨 PECVD-TEOS 製程溫度 提高而與底部氧化矽薄膜蝕刻呈現明顯的差異(圖 3.10)，經由 SEM 的觀察 可發現，沉積於溝槽側壁氧化矽薄膜因 PECVD-TEOS 製程溫度的提高使 其結構較鬆散(圖 3.11)， 使得高溫製程形成的溝槽側壁氧化矽薄膜會有較 快的溼式蝕刻率。因此藉由溼式蝕刻將側壁氧化矽去除之後製程相對容 易，且經由製程控制可以得到適當地溝槽底部氧化矽介電層厚度。
程無法維持。經由以上的實驗結果，我們選定 480℃之 PECVD-TEOS 作 為沉積溝槽式閘極功率金氧半場效電晶體底部氧化矽介電層的最佳製程條 件。
圖(3.1) Applied Materials P-5000 機台示意圖
圖(3.2) Applied Materials liquid injection 系統示意圖
He in To chamber Thermocouple Heater Heater LFM Vaporizer Liquid TEOS
圖(3.3) Applied Materials PECVD 反應腔示意圖 3000 4000 5000 6000 7000 8000 320 340 360 380 400 420 440 460 480 500 520 Process Temperature(℃) D ep os iti on ra te (Å /m in )
圖(3.5) 115℃至 350℃PECVD-TEOS 製程溫度沉積氧化矽薄膜的 FTIR 光譜圖
圖(3.6) 360℃至 480℃PECVD-TEOS 製程溫度沉積氧化矽薄膜的 FTIR 光譜圖 60 80 100 120 140 160 180 340 360 380 400 420 440 460 480 500 520 E tc h ra te (Å /m in ) -0.05 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 4 0 04 3 88 8 3 77 3 36 5 7 3 5 4 1 3 4 26 3 3 10 3 19 4 3 07 8 29 6 3 28 4 7 2 7 31 2 6 15 2 50 0 2 38 4 22 6 8 21 5 3 2 0 37 1 9 21 1 80 5 16 9 0 15 7 4 1 4 5 8 1 3 42 1 2 27 1 11 1 99 5 88 0 7 6 4 6 4 8 5 3 2 4 17 wavenumber(cm-1) 360℃ 400℃ 440℃ 480℃
(a)
(c)
(e) 圖(3.8) PECVD-TEOS 氧化矽薄膜在溝槽側壁與底部厚度圖(a)製 程溫度360℃(b)製程溫度 400℃(c)製程溫度 440℃(d)製程 溫度 480℃(e)製程溫度 500℃ 表 3.1 氧化矽薄膜厚度與製程溫度的關係 製程溫度 溝槽底部薄膜厚度 溝槽側壁薄膜厚度 底部/側壁薄膜厚度比 360℃ 2040Å 1258Å 1.62 400℃ 2215Å 955Å 2.32 440℃ 2318Å 750Å 3.09 480℃ 2350Å 645Å 3.64 500℃ 2215Å 527Å 4.2
0.5 1 1.5 2 2.5 3 3.5 4 4.5 340 360 380 400 420 440 460 480 500 520 Process temperature(℃) bo tt om /s id ew al lt hi ck ne ss ra tio 圖(3.9)氧化矽厚度比值(bottom/sidewall)與製程溫度關係 0.5 1 1.5 2 2.5 3 340 360 380 400 420 440 460 480 500 520 et ch ra te ra tio (S W /b o tto m )
3.2
元件
製造流程本實驗採用六吋，有N-type 磊晶層(Epitaxy) ，晶格方向為(100)的矽
晶片，製備0.4um，元件密度為 133 Mcell，溝槽深度(Trench depth)為 1.4um
及1.6um，底氧化矽薄膜厚度為 2500 Å、3000 Å 及無底氧化矽薄膜之溝槽 式閘極功率金氧半場效電晶體，探討溝槽深度及底氧化矽薄膜厚度對元件 特性的影響度，其元件製造步驟如下(參考圖 3.12~3.19)： 1. 晶圓清洗 2. 場氧化層成長 (Field oxidation) 3. 主動區(Active area) 對準：第一層光罩 4. 場氧化層濕式蝕刻
5. 氧化層 (Low temperature oxide, LTO)沉積：作為溝渠蝕刻的硬式 罩幕 (hard mask) 6. 溝槽蝕刻對準：第二層光罩 7. 溝槽乾式蝕刻 8. PECVD-TEOS 沉積 9. 利用 1%HF 去除溝槽側壁氧化矽介電層：配合步驟 8 製程以形成溝 槽底部氧化矽介電層
12. 閘極對準：第三層光罩 13. 閘極複晶矽乾式蝕刻 14. 基體區(Body)離子植入 15. 基體區離子驅入 16. 源極區(Source) 對準：第四層光罩 17. 源極區離子植入 18. 源極區離子驅入
19. PMD (pre-metal dielectric) 沉積：先沉積 SiO2(NSG) ，再沉積
BPSG (硼磷矽玻璃) 。NSG 的目的是防止 B，P 鑽入 Poly-Si 或底 材(Si substrate) 20. BPSG 熱流 21. 接觸窗(Contact) 對準：第五層光罩 22. 接觸窗乾式蝕刻 23. BPSG 再熱流，以利後續之金屬層濺鍍 24. 金屬層濺鍍 25. 金屬層對準：第六層光罩 26. 金屬層乾式蝕刻 27. 護層沉積 28. 護層對準：第七層光罩
29. 護層乾式蝕刻 30. 金屬熔合(Alloy) 31. 晶 背 硏 磨 32. 晶背金屬(Ti/Ni/Ag) 沉積：作為汲極區(Drain) 製程完成之元件其結構如圖3.20 所示。 圖(3.12)元件製造流程：溝槽蝕刻 N+ Substrate N- Epitaxial Layer N+ Substrate N- Epitaxial Layer
圖(3.13)元件製造流程：PECVD-TEOS 氧化矽沉積 圖(3.14)元件製造流程：溝槽側壁氧化矽去除 N- Epitaxial Layer N+ Substrate N- Epitaxial Layer N+ Substrate N- Epitaxial Layer N+ Substrate N- Epitaxial Layer N+ Substrate N- Epitaxial Layer N+ Substrate
圖(3.15)元件製造流程：閘極形成
N- Epitaxial Layer
N+ Substrate
P body Gate P body
poly
N- Epitaxial Layer
N+ Substrate
P body Gate P body
poly N- Epitaxial Layer N+ Substrate Gate poly Gate oxide N- Epitaxial Layer N+ Substrate Gate poly Gate oxide
圖(3.17)元件製造流程：源極區離子植入 圖(3.18)元件製造流程：源極金屬濺鍍 N- E p ita xia l L ay er N+ S u b str ate P b o d y P b o d y N+ N+ PR PR G ate p o ly N+ so u rc e io n im p la n ta tio n N- E p ita xia l L ay er N+ S u b str ate P b o d y P b o d y N+ N+ PR PR G ate p o ly N+ so u rc e io n im p la n ta tio n P b o d y G a tep o ly P b o d y N+ S u b s tr a t e M e ta l P M D N- E p ita x ia l L a y e r N+ N+ P b o d y G a tep o ly P b o d y N+ S u b s tr a t e M e ta l P M D N- E p ita x ia l L a y e r N+ N+
圖(3.19)元件製造流程：晶背(汲極)金屬蒸鍍 metal passivation Gate poly Gate poly PMD substrate EPI body S Metal (Drain) P bo dy G atepoly P bo dy M etal PM D N+ Su bstrate N- Ep itaxial L ayer N+ N+ B ackside m etal P bo dy G atepoly P bo dy M etal PM D N+ Su bstrate N- Ep itaxial L ayer N+ N+ B ackside m etal
3.3 分析與量測
3.3.1 場發射式掃描電子顯微鏡(FE-SEM) ：薄膜沉積形態觀察
在各類分析工作中，使用率最高的材料分析技術應該算是掃描式電
子顯微鏡，其系統設計由電子槍 (Electron Gun) 發射電子束，經過一
組 磁 透 鏡 聚 焦(Condenser Lens) 聚 焦 後 ， 用 遮 蔽 孔 徑 (Condenser Aperture)選擇電子束的尺寸(Beam Size)後，通過一組控制電子束的掃 描線圈，再透過物鏡 (Objective Lens) 聚焦，打在試片上。電子束與 試片作用時，經由碰撞反應可產生數種粒子，在試片的上側裝有訊號 接收偵測器，利用擇取二次電子(Secondary Electron)或背向散射電子 (Backscattered Electron)數量並轉化為強度訊號後，便可利用影像重組 功能，轉化為試片表面微觀影像，提供幾何型態與組成分布型態資訊。 由於電子顯微鏡使用的電子槍材料與電子發射原理的差異，造成的 電子能量分程程度不同，進而影響電子束直徑與影像解析度。電子束 的必要特性是亮度要高、電子能量散佈(Energy Spread)要小，場發射 式電子槍比熱離子式鎢燈絲和硼化鑭燈絲的亮度分別高出 10 - 100 倍，同時電子能量散佈僅為 0.2 - 0.4 eV，所以目前市售的高解析度掃 描式電子顯微鏡都採用場發射式電子槍，其解析度可高達 1nm 以下。 本實驗使用Hitachi S4500 掃描電子顯微鏡來觀察氧化矽薄膜在溝槽側 壁及底部的沉積輪廓(profile)及薄膜厚度。[21]
3.3.2 穿透式電子顯微鏡(TEM) ：薄膜沉積界面觀察
穿透式電子顯微鏡(Transmission Electron Microscopy, TEM)具有 極高的穿透能力及高解析度，已成為材料科學研究上極有效的工具之 一。穿透式電子顯微鏡是利用高能量電子撞擊材料，偵測繞射的電子， 主要用來觀察材料的結構，其解析度很高，可到個別的原子。穿透式 電子顯微鏡具備超高解像能力，在一般的影像觀察上，依實際操作時 可放大的倍率範圍來看，穿透式電子顯微鏡具有相當大的彈性 (從 50 倍到1,500,000 倍)；應用到半導體材料研究方面，穿透式電子顯微鏡 分析具有以下的優點：（1）在形象（Morphology）觀察方面，對材料 結構有敏銳的分辨力；（2）微細結構的觀察（晶格影像）；（3）藉著電 子繞射圖樣分析，在試片觀察時擁有方向感；（4）搭配試片基座的傾 斜功能，可以進行結構性缺陷的特性分析。隨著儀器的改良，目前分 析式電子顯微鏡(Analytical Electron Microscope)與高解像能電子顯微 鏡(High Resolution Electron Microscope)已能合為一體，除了穿透式 電子成像之外，亦能做極微小區域(<10Å )的繞射圖樣(Nano Beam Diffraction, NBD) ，和收斂電子束繞射(Convergent Beam Diffraction, CBD)圖形，具有多樣化的能力，幾乎可以滿足各層面的分析需求。
500-1000 Å 之間且試片的大小必須在 3 mm 以下。欲得到這麼薄的試
片，可用聚焦式離子束顯微鏡 (Focused Ion Beam, FIB) 來作局部區
域的蝕薄工程。[22]
3.3.3 閘極啟始電壓 ( Gate threshold voltage, Vth)
閘極電流開始流通的閘極電壓稱為閘極啟始電壓，通常規格表上
所表示的為接合溫度為 25℃時的數值。其量測方式是將源極接地，閘
極與汲極聯接(short)，由汲極端輸入 250uA 之電流，再量測 Vds=Vgs
時的電壓值，即為閘極啟始電壓，如圖3.21。
圖(3.21) 閘極啟始電壓量測電路
3.3.4 汲極-源極崩潰電壓( Drain-Source breakdown voltage, BVdss)
此為 Power MOSFET 汲極-源極間所能承受的最大電壓值，主要 受制於其內藏逆向二級體的耐壓。其量測方式是將閘極與源極聯接 Id=250uA D G S Measure Vds=Vth=?
(short) ，由汲極端輸入一 Id 之電流(一般為 250uA) ，再量測汲極-源 極間的電壓值，即為汲極-源極崩潰電壓(BVdss) ，如圖 3.22。 圖(3.22) 汲極-源極崩潰電壓量測電路 3.3.5 閘極充放電容的電荷量(Gate Charge, Qg) 即閘極與各電極間的電荷量，此為決定 Power MOSFET 開關切 換速度的主要參數。其量測所得的圖形如圖 3.23，而其實際的量測閘 極方式為，於汲極-源極間輸入一電壓使 Vds=80%BVdss，並在閘極-源極間輸入一 Pluse(width=1ms) ，調整使 Id=1mA，本次實驗量測 Vgs 由 0V 至 4.5V 閘極充電所需時間，再計算電流乘上時間即等於閘 極與各電極之間的電荷量，如圖3.24。 D G S Id=250uA Measure Vds=? Vds
(2) t1 至 t2：Vgs 持續對閘極-源極間的電容充電，隨著 Vgs 的加大， Ids 電流也跟隨著變大。 (3) t2 至 t3：此時閘極-源極間的電容已飽和，Vgs 開始對閘極-汲極 間的電容﹙Cgd﹚充電，此時 Ids 電流為定值，汲極電壓開始逐漸 降低。 (4) t3 至 t4：Vgs 對閘極-汲極間的電容充電已飽和，並持續加壓至完 成切換動作[24]。 其中 t1 到 t3 間產生了切換間的功率損失，為了達到較小的切換功率 損失，其對高頻切換動作最有不良影響的回授電容量 Cgd 值應該愈 小愈好。 圖(3.23) Gate Charge 量測圖形
圖(3.24) Power MOSFET 切換曲線圖
資料來源: Advanced Power Technology application note, 2001
3.3.6 導通電阻(Drain-Source On-state Resistance, Rdson)
此為元件導通時汲極與源極間的電阻值，Rdson 主要為通道電阻
(Rchannel)加底材的磊晶層(Epitaxy)電阻(Repi) ，如圖 3.25。其量測方法
為由閘極-源極間輸入一 Force Vgs，此 Vgs > Vth，再由汲極端加一 Force Id，測量 Vds 及 Id，計算 Vds /Id 值即為 Rdson。功率金氧半場
圖(3.25) 導通電阻示意圖 圖3.26 導通電阻量測電路 D G S Force Vgs & Id Measure Rdson=? Source Epitaxy Substrate Gate Rchannel Repi Drain
第四章
結果與討論
4.1 閘極氧化層崩潰電壓(Gate oxide breakdown voltage)
對於溝槽式閘極功率電晶體來說，因為我們憑藉著Trench區域要 做出垂直式的MOSFET，所以這個電晶體的特性將受Trench 所影響。 溝槽式閘極功率電晶體其閘極氧化層最薄處通常位於溝槽底部(參考圖 4.1)，因為在Bottom Corner的地方在成長閘極氧化層時，會遇到晶向 的問題，而且側壁以及底部的閘極氧化層成長時均會向角落雙向擠壓， 將會使得溝槽式閘極功率電晶體其底部的閘極氧化層較薄(圖4.1)。當給 予的電場足以破壞閘極氧化層時，溝槽底部之閘極氧化層會最先產生崩 潰現象。 比較同為500Å 閘極氧化層厚度的溝槽式閘極功率電晶體，有底氧 化矽的溝槽式閘極功率電晶體因底部具有較厚的氧化層薄膜，所以會有 較佳的崩潰電壓表現。如圖4.2所示，有2500 Å 底氧化層的溝槽式閘極 功率電晶體其閘極氧化層崩潰電壓約為43V(崩潰電場為8.6MV/cm)，而 無底氧化層 的溝槽式閘極功率電晶體 其閘極氧化層 崩 潰電壓約 為 37V(崩潰電場為7.4MV/cm)。
圖(4.1) 溝槽式閘極功率電晶體閘極氧化層厚度
(a)
Gate oxide 500A without bottom oxide IV_Curve
1.00E-14 1.00E-13 1.00E-12 1.00E-11 1.00E-10 1.00E-09 1.00E-08 1.00E-07 1.00E-06 1.00E-05 1.00E-04 1.00E-03 1.00E-02 1.00E-01 1.00E+00 0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 V I
(b) 圖(4.2) 電流-電壓特性曲線圖 (a)無底氧化矽之溝槽式閘極功率電晶體 (b)有底氧化矽之溝槽式閘極功率電晶體
4.2. 閘極充放電容的電荷量測
4.2.1 底氧化層厚度與元件特性 比較底氧化矽介電層厚度為2500 Å 、3000 Å 的溝槽式閘極功 率電晶體與標準之溝槽式閘極功率電晶體(即無底氧化矽介電層) 元件，如表4.1，有較厚底氧化矽溝槽式閘極功率電晶體元件其 BVdss較高，亦即內藏逆向二級體的耐壓能力較好，溝槽式閘極功 Gate oxide 500A with bottom oxide IV_Curve1.00E-14 1.00E-13 1.00E-12 1.00E-11 1.00E-10 1.00E-09 1.00E-08 1.00E-07 1.00E-06 1.00E-05 1.00E-04 1.00E-03 1.00E-02 1.00E-01 1.00E+00 0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 V I
有底氧化矽介電層的溝槽式閘極功率電晶體其閘極電荷 (Qg) ，閘極-源極間電荷(Qgs)以及閘極-汲極間電荷(Qgd)值皆較 標準之溝槽式閘極功率電晶體低，且其電荷值隨底氧化矽厚度的 增加而降低。溝槽式閘極電晶體的底氧化矽介電層厚度為3000 Å 元件較標準之元件對其高頻特性有不良影響的Cgd(即表內的Crss 值)降低了56.89%。 底氧化矽介電層厚度對溝槽式閘極電晶體元件的啟始電壓 (Vth)的影響度並不明顯。底氧化矽介電層厚度為3000 Å 元件較標 準之元件其Vth相差約3.8% 表(4.1) 底氧化矽介電層厚度與元件特性關係 Trench depth(um) 1.4 1.4 1.4 Bottom oxide(Å ) No 2500 3000 Gate oxide (Å ) 500 500 500 Vth(V) 1.419 1.447 1.473 BVdss(V) 32.24 34.54 35.38 Gate charge (nC) Qg 26.9 22.3 20.3 Qgs 6.7 4.5 4.2 Qgd 8.7 4.9 3.9 Capacitor(pF) Ciss 1983 1647.3 1630 Coss 490 419 404 Crss 341 172.67 147 Trench depth(um) 1.4 1.4 1.4 Bottom oxide(Å ) No 2500 3000 Gate oxide (Å ) 500 500 500 Vth(V) 1.419 1.447 1.473 BVdss(V) 32.24 34.54 35.38 Gate charge (nC) Qg 26.9 22.3 20.3 Qgs 6.7 4.5 4.2 Qgd 8.7 4.9 3.9 Capacitor(pF) Ciss 1983 1647.3 1630 Coss 490 419 404 Crss 341 172.67 147
4.2.2 溝渠深度(trench depth)與元件特性 比較溝槽深度為1.4um及1.6um且底氧化矽介電層厚度同為 2500 Å 的溝槽式閘極功率電晶體，其溝槽深度較深者其Qg, Qgs, 及Qgd值皆較高。底氧化矽介電層厚度2500 Å 且溝槽深度為1.6um 較深度為1.4um的元件的Cgd值提高約31%，其原因為較深的溝槽 深度表示具有較大的閘極電極面積，由(式1)電容與電極面積成正 比關係得知，電極面積愈大則電容也愈大。但其BVdss較低而Vth 較高，其量測值列於表4.2。 表(4.2) 溝槽深度與元件特性關係 Trench depth(um) 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 2500 Gate oxide (Å ) 500 500 500 Vth(V) 1.419 1.447 1.482 BVdss(V) 32.24 34.54 33.37 Gate charge ( nC) Qg 26.9 22.3 24.1 Qgs 6.7 4.5 4.8 Qgd 8.7 4.9 6.3 Capacitor(pF ) Ciss 1983 1647.3 1810 Coss 490 419 430 Crss 341 172.67 251 Trench depth(um) 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 2500 Gate oxide (Å ) 500 500 500 Vth(V) 1.419 1.447 1.482 BVdss(V) 32.24 34.54 33.37 Gate charge ( nC) Qg 26.9 22.3 24.1 Qgs 6.7 4.5 4.8 Qgd 8.7 4.9 6.7 Capacitor(pF ) Ciss 1983 1647.3 1810 Coss 490 419 430 Crss 341 172.67 251 Trench depth(um) 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 2500 Gate oxide (Å ) 500 500 500 Vth(V) 1.419 1.447 1.482 BVdss(V) 32.24 34.54 33.37 Gate charge ( nC) Qg 26.9 22.3 24.1 Qgs 6.7 4.5 4.8 Qgd 8.7 4.9 6.3 Capacitor(pF ) Ciss 1983 1647.3 1810 Coss 490 419 430 Crss 341 172.67 251 Trench depth(um) 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 2500 Gate oxide (Å ) 500 500 500 Vth(V) 1.419 1.447 1.482 BVdss(V) 32.24 34.54 33.37 Gate charge ( nC) Qg 26.9 22.3 24.1 Qgs 6.7 4.5 4.8 Qgd 8.7 4.9 6.7 Capacitor(pF ) Ciss 1983 1647.3 1810 Coss 490 419 430 Crss 341 172.67 251
4.2.3 元件開關切換速度 功率金氧半場效電晶體元件設計的最佳化取決於導通電阻 (Rdson)與閘極-汲極間電荷(Qgd)的乘積，其值愈小者表示元件切 換速度愈快。雖然有底氧化矽介電層的溝槽式閘極功率金氧半場 效電晶體會有較高的導通電阻，但其RdsonQgd 會有較佳表現， 亦即元件的開關速度較快。 在此次研究中，溝槽深度為1.4um且底氧化矽介電層為2500Å 溝槽式閘極功率電晶體有最低的RdsonQgd，且較相同溝槽深度 而無底氧化矽介電層的元件其切換速度增快44.24%。然而隨著底 氧化矽介電層厚度的增加，其導通電阻也會逐漸升高，影響元件 切換速度的表現，所以在相同溝槽深度而底氧化矽介電層為3000Å 溝槽式閘極功率電晶體，其RdsonQgd的乘積只較標準的元件其 切換速度增快34.44%，故在底氧化矽介電層厚度與導通電阻上需 有適當的取捨。 而溝槽深度為1.6um且底氧化矽介電層為2500Å 溝槽式閘極 功率電晶體，因其Qgd值較高，故其切換速度只比標準的元件增快 28.53%，量測值列於表4.3。
表(4.3) 底氧化矽介電層厚度與元件開關速度關係 Trench depth(um) 1.4 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 3000 2500 Gate oxide (Å ) 500 500 500 500 106.6 59.44 69.89 76.18 44.24% 34.44% 28.53% Gate charge (nC) Qg 26.9 22.3 20.3 24.1 Qgs 6.7 4.5 4.2 4.8 Qgd 8.7 4.9 3.9 6.3 Capacitor(pF) Ciss 1983 1647.3 1630 1810 Coss 490 419 404 430 Crss 341 172.67 147 251 Rdson(m Ω) *Qgd(nC) (Vg=4.5V) Improvement Trench depth(um) 1.4 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 3000 2500 Gate oxide (Å ) 500 500 500 500 106.6 59.44 69.89 76.18 44.24% 34.44% 28.53% Gate charge (nC) Qg 26.9 22.3 20.3 24.1 Qgs 6.7 4.5 4.2 4.8 Qgd 8.7 4.9 3.9 6.7 Capacitor(pF) Ciss 1983 1647.3 1630 1810 Coss 490 419 404 430 Crss 341 172.67 147 251 Rdson(m Ω) *Qgd(nC) Improvement Trench depth(um) 1.4 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 3000 2500 Gate oxide (Å ) 500 500 500 500 106.6 59.44 69.89 76.18 44.24% 34.44% 28.53% Gate charge (nC) Qg 26.9 22.3 20.3 24.1 Qgs 6.7 4.5 4.2 4.8 Qgd 8.7 4.9 3.9 6.3 Capacitor(pF) Ciss 1983 1647.3 1630 1810 Coss 490 419 404 430 Crss 341 172.67 147 251 Rdson(m Ω) *Qgd(nC) (Vg=4.5V) Improvement Trench depth(um) 1.4 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 3000 2500 Gate oxide (Å ) 500 500 500 500 106.6 59.44 69.89 76.18 44.24% 34.44% 28.53% Gate charge (nC) Qg 26.9 22.3 20.3 24.1 Qgs 6.7 4.5 4.2 4.8 Qgd 8.7 4.9 3.9 6.7 Capacitor(pF) Ciss 1983 1647.3 1630 1810 Coss 490 419 404 430 Crss 341 172.67 147 251 Rdson(m Ω) *Qgd(nC) Trench depth(um) 1.4 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 3000 2500 Gate oxide (Å ) 500 500 500 500 106.6 59.44 69.89 76.18 44.24% 34.44% 28.53% Gate charge (nC) Qg 26.9 22.3 20.3 24.1 Qgs 6.7 4.5 4.2 4.8 Qgd 8.7 4.9 3.9 6.3 Capacitor(pF) Ciss 1983 1647.3 1630 1810 Coss 490 419 404 430 Crss 341 172.67 147 251 Rdson(m Ω) *Qgd(nC) (Vg=4.5V) Improvement Trench depth(um) 1.4 1.4 1.4 1.6 Bottom oxide(Å ) No 2500 3000 2500 Gate oxide (Å ) 500 500 500 500 106.6 59.44 69.89 76.18 44.24% 34.44% 28.53% Gate charge (nC) Qg 26.9 22.3 20.3 24.1 Qgs 6.7 4.5 4.2 4.8 Qgd 8.7 4.9 3.9 6.7 Capacitor(pF) Ciss 1983 1647.3 1630 1810 Coss 490 419 404 430 Crss 341 172.67 147 251 Rdson(m Ω) *Qgd(nC) Improvement
第五章
結論
溝槽式閘極結構功率金氧半場效電晶體為低壓的功率電晶體主要技 術，目的是可增加元件的積集度及降低導通電阻值。本次的實驗，藉由提 高PECVD-TEOS製程溫度及適當的溼式蝕刻製程，使氧化矽介電層薄膜存 留在溝槽底部，有效地降低溝槽式閘極功率金氧半場效電晶體的Qgd值，並 可提升34％至44％的開關切換速度(溝槽深度同為1.4um)。希望藉此一方 法，得到具備高切換速率之最佳化的溝槽式閘極功率電晶體，以達到高密 度元件與高良率之利用。參考文獻
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