第一章 緒論
1.4 全加器相關文獻探討
到臨界電壓的影響，輸出訊號也能有全額電壓擺幅(full voltage swing)，而缺點就是 比起一般的 PTL 去建構相同邏輯電路，傳輸閘需要用到兩倍以上的電晶體數量，
且驅動力不強。
1997 年，Zimmermann 和 Fichtner [4]提出第一個利用 PTL 將 Sum 運算電路與 Carry Out 運算電路分開運作的全加器，稱為 CPL (complementary pass-transistor logic)全加器，共需 32 顆電晶體，如圖 1.6 所示。不過，對於來源訊號來說，並不 存在著相反的來源訊號，所以還是必須加個反相器才能有反相訊號。所以，CPL 電路的電晶體數目實際上應為38 顆電晶體。與傳統 CMOS 全加器最大的不同，就 在於使用來源訊號取代電源電壓跟接地，這是 PTL 的特色。其優點因為兩個輸出 電路分開，Sum 與 Carry Out 電路沒有互相延遲的問題，一方面也能減少負載效應，
所以執行運算的速度會變快，而缺點就在於當邏輯“1”通過 NMOS 會因臨界電壓的
2002 年，Bui [8]提出了 10 顆電晶體的全加器電路架構，又稱為SERF(static energy-recovery full adder)全加器，如圖 1.8 所示。它利用兩個 4T-XNOR閘搭配兩 顆電晶體組成的PTL多工器結合而成，其優點就是電晶體數目不多，動態功率消耗
2005 年，Chang [9]提出了混合式(hybrid)全加器，如圖 1.9 所示。它採用了跟 14T類似的Sum運算電路，與 14T最大的不同，就是它在Carry Out運算電路使用了
互補式CMOS logic的多工器去完成，所以才命名為混合式全加器。不過，此舉雖 然能使Cout輸出驅動力增強，卻使用了不少的電晶體，以致功率消耗會變多，總共 使用了26 顆電晶體，也讓整體電路複雜了許多。
2007 年，Lin [10]提出了另一種 10 顆電晶體架構的全加器電路，稱為 CLRCL(complementary and level restoring carry logic)全加器，其電路架構如圖 1.10 所示。雖然表面上是只有10 顆電晶體，不過最初全加器的來源訊號Cin並不會存在
2008 年，Veeramachaneni 和 Srinivas [11]提出了 8 顆電晶體的全加器，如圖 1.11 所示。不過，這篇論文所提的全加器有問題，其問題在於所提到的 3T-XOR 閘，
提出了動態邏輯 CMOS 電路(dynamic logic CMOS circuits)。其架構移去了靜態 CMOS 邏輯的 PMOS 部分，只留下 NMOS 部分，並在 NMOS 區塊的上面與下面 各接一顆PMOS 與 NMOS 來控制電路的開關，如圖 1.12 所示。與靜態 CMOS 邏 輯的差別在於電路運作需藉由
CLK 正緣觸發才能運算，輸入訊號每有變動就要正
緣觸發，才能得到正確的運算。其優點就是能在電路不需運作時關掉電源電壓， logic full adder)不僅有將功率延遲乘積這個效能指標納入考量，更加入了時脈信號
CLK 開關全加器電路，也利用 MT(multiple threshold)CMOS 架構 [12]把往後先進
製程的靜態功率節省加入考量範圍。將Sum 運算電路與 Carry Out 運算電路像 CPL 全加器一樣分開來處理，來達到加快電路運算效果與減少負載效應：Sum 運算電 路使用了PTL 組成的 XOR 閘去完成，且因 Sum 運算電路不需要像 Carry Out 運算 電路那樣去推動太多級的電路，使用PTL 是最適合的；Carry Out 運算電路以雙臨 界電壓骨牌邏輯閘(dual threshold voltage domino logic) [13]搭配 CMOS 邏輯去組合 而成，且能在輸出節點有預充電(precharge)的技術，沒有上升的延遲時間，這對如 RCA 這類的複雜電路，最長路徑能減少延遲的時間，更快處理完成資料，如此一 來，便能組合出低功耗高速的全加器。本論文會在第二章說明功率消耗問題與解決辦法。第三章則會說明混合式邏 輯全加器設計理論以及線路工作原理。第四章在TSMC 0.18 μm的製程下，以功率 延遲乘積(power delay product, PDP)跟第一章所探討的全加器進行比較。PDP代表 者功率消耗與電晶體尺寸大小所造成的電路等待時間的這兩種互相衝突因素的折 衷，當然PDP值越高，則代表者電路效能越不好。第五章，是結論與未來研究方向。
圖1.4 1-bit 靜態 CMOS 全加器 [5]
圖1.5 1-bit 傳輸閘全加器 [15]
圖1.6 1-bit CPL 全加器 [4]
圖1.7 1-bit 14T 全加器 [7]
圖1.8 1-bit SERF 全加器 [8]
圖1.9 1-bit 混合式全加器 [9]
圖1.10 1-bit CLRCL 全加器 [10]
圖1.11 1-bit 8T 全加器 [11]
圖1.12 1-bit 動態 CMOS 全加器 [14]