4.1 1-bit 全加器比較
本節將以本設計和 1.4 節中以往文獻所提出的全加器比較功率延遲乘積與靜 態功率消耗。不過，對於訊號輸出沒有達到全額電壓擺幅的全加器，則不列入比 較的範圍。本論文以TSMC 0.18 μm為作為HSPICE模擬的Library，電源電壓Vdd為 1.8 V，將功率延遲乘積比較的時脈頻率定在 400 MHz，經由HSPICE模擬可得到表 4.1。從表 4.1 可以清楚看出，混合式邏輯全加器在PDP與靜態功率消耗部分的表現
本論文將Vdd固定為1.8 V，再分別去對頻率 200 MHz、250 MHz、333 MHz、
400 MHz、500 MHz做功率消耗、Sum Delay、Carry Out Delay的模擬，並將之整理 成關係曲線圖，就如圖4.1 至 4.3 所示。從圖 4.1 可以看出混合式邏輯全加器雖然 在200 MHz時功率略高，不過隨者頻率升高，功率卻很穩定升高。從圖 4.2 可以看 出混合式邏輯全加器在Sum Delay雖然不是最佳，不過還是有很好的表現。從圖 4.3 可以看出混合式邏輯全加器因為其Cout輸出節點能預充電，所以節省了上升延遲時 間，是所有全加器表現最佳的。最後再將這些關係曲線圖整理做PDP的比較，可得 到圖4.4 與 4.5。從這兩張圖來看，混合式邏輯全加器不管是在Sum或Carry Out的 PDP比較，都是最佳的。
200 250 333 400 500
Frequency (MHz)
Power Consumption (mW)
CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
圖4.1 Vdd = 1.8 V時頻率與功率消耗關係曲線圖
0.0
200 250 333 400 500
Frequency (MHz)
Sum Delay (ns)
CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
200 250 333 400 500
Frequency (MHz)
Carry Out Delay (ns) CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
圖4.3 Vdd = 1.8 V時頻率與Carry Out Delay關係曲線圖
0.00
200 250 333 400 500
Frequency (MHz)
Sum Block PDP (pJ) CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
200 250 333 400 500
Frequency (MHz)
Carry Out Block PDP (pJ)
CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
圖4.5 Carry Out Block在Vdd = 1.8 V時頻率與PDP關係曲線圖
本論文又將頻率固定在400 MHz，再分別去對Vdd為1.8 V、1.6 V、1.4 V、1.2 V、1 V做功率消耗、Sum Delay、Carry Out Delay的模擬，並將之整理成關係曲線 圖，要注意的是，其中14T全加器的降壓限制在 1.4 V，在 1.4 V以下輸出便會有錯
Power Consumption (mW)
CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
圖4.6 頻率為 400 MHz時Vdd與功率消耗關係曲線圖
0.0
Sum Delay (ns)
CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
Carry Out Delay (ns)
CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
圖4.8 頻率為 400 MHz時Vdd與Carry Out Delay關係曲線圖
0.00
Sum Block PDP (pJ)
CMOS [5]
TG [5]
CPL [4]
14T [7]
Hybrid [9]
Dynamic Logic [14]
Hybrid Logic
Carry Out Block PDP (pJ)
CMOS[5]
TG[5]
CPL[4]
14T[7]
Hybrid[9]
Dynamic Logic [14]
Hybrid Logic
圖4.10 Carry Out Block在頻率為 400 MHz時Vdd與PDP關係曲線圖
4.2 32-bit 全加器比較
本論文也將混合式邏輯全加器與以往文獻所提出的全加器串成 RCA，再分別 拿來比較功率延遲乘積與靜態功率消耗。不過 PTL 與傳輸閘組成的全加器，因其 驅動力太差，無法推動太多級全加器，輸出波形會失真，所以不列入比較。本論 文以TSMC 0.18μm 為作為模擬的 Library，將頻率定在 200 MHz，經由 HSPICE 模 擬可得到表4.2。從表 4.2 可以清楚看出，混合式邏輯全加器因預充電的關係使得
Total Power (mW) N.A. : The output voltage waveform has been distorted.
4.3 Layout 與 Post-Layout Simulation
1-bit 混合式邏輯全加器的 layout 圖，就如圖 4.11 所示。圖 4.12 是 layout 通過 LVS (layout versus schematic) 的 驗 證 圖 ， 圖 4.13 至 4.17 則 是 對 電 路 進 行 PEX(parasitic extraction)後進行各種製程漂移的 post-layout simulation 的模擬圖。
圖4.11 1-bit 混合式邏輯全加器 Layout 圖
圖4.12 LVS 驗證通過圖
圖4.13 Post-Layout Simulation (TT)
圖4.14 Post-Layout Simulation (SS)
圖4.15 Post-Layout Simulation (SF)
圖4.16 Post-Layout Simulation (FS)
圖4.17 Post-Layout Simulation (FF)