第四章 故障分析與製程變更
4.4 分析 SLESD 驗證失效和改善
IC was cracked, LED got dark
(b) 取 2 顆失效 IC 與 1 顆良品進行直流電流分析 , 它們的電流- 電壓( I-v)圖如圖 4.23 所示 , 圖上可清楚的看到失效的 IC 在
V=2.7V 時就出現明確的漏電流 , 而對照用的 IC 則沒有 . 這種 情況很像 ESD 損害了 IC 的保護電路 .
(c) 為了找到故障點 , 去除封膠後在 200 倍顯微鏡下發現了燒壞的 痕跡 , 這個位置是在 HVNMOS Drain to Source 如圖 4.24 所示.受 損軌跡的剖面示意圖如圖 4.25 所示.
(d) 為了確認此 HVNMOS 的 ESD 承受力, TLP test ( transient line pulse )也被執行了 , 它的結果如圖 4.26 顯示 HVNMOS 可 以承受 2.11Ax 70V 的能量在 100ns 時間內 , 這個能力相當於 3165V /ESD HBM. 且符合工業界規範 EIJA/JESD22 – A114-A . class 2 ≧2000v 的要求.
(e) 既然晶粒本身符合 IC 的使用規範 , 所以我們試圖以 board level 的防制方法去解決這個失效問題 . 採用限流線( ferrite core ) , 消散電容 (decouple capacitor) 和抑壓端子 ( transient voltage suppressor ) 都分別安置在 I sense Pin . 如圖 4.27 所示. 這 個安排方式與試驗結果被摘錄如表 4.9 . Group 0 沒有加任何 ESD 外部保護元件 , HVIC H9370 的承受力只有 1kv , 加上消散 電容的效果最佳可達 4kv . 但是同時加上 3 個保護元件也不會
根據以上的分析 , 消散電容有最佳的靜電抑止能力 , 所以改 LED lost lighting at +1KV 0
IC was hot with bad smell, LED lost lighting at +4KV Yes
Yes Yes
4
IC was hot with bad smell, LED lost lighting at +2KV Yes
3
IC was hot with bad smell, LED lost lighting at +4KV Yes
2
IC was hot with bad smell, LED lost lighting at +2KV Yes LED lost lighting at +1KV 0
IC was hot with bad smell, LED lost lighting at +4KV Yes
Yes Yes
4
IC was hot with bad smell, LED lost lighting at +2KV Yes
3
IC was hot with bad smell, LED lost lighting at +4KV Yes
2
IC was hot with bad smell, LED lost lighting at +2KV Yes
表 4.10 SLESD 的衝擊電流峰值
(f) 比較 point 4 與 point 5 的測試結果 , point 4 可以承受 ESD8kV ( 30A peak current ) , 為什麼同一路徑的 point 5 確無法通過 4kv (15A) 的脈沖 , 後來發現它是失效於重複衝擊數次後才造成 HVIC 失效 , ( 註: SLESD 是連續衝擊 10 次 , 每次間隔為 1 秒 ) . 這種失效模式符合 “ small pad zapping model “ 的現象 , 當 連續靜電放電累積在 LED 的散熱墊板上 , 消散於空氣的速度不 足 , 直到它無法負荷就將這累積的能量一次衝放到 LED 的陽極 上 ( point 4 ) . 它成形的電流峰值將超過 60A 如圖 4.28 所示 [34], 這種巨大的電能衝擊持續約 100 ns . 因此造成 HVNMOS Drain to Source 的燒燬.
4.4.3 試驗規劃
如 4.1.3 (a) 所論述 , 以壓抑 , 消散衝擊是無法有效控制這巨大的瞬 間能量 . 我們試著思考用隔離的方法 , 有一個重大的突破就是 LED 陽
極到 LED 散熱墊板的間距是最顯著的因子 . 因為更換間距不同的 LED 可以改變模組的靜電承受力, 於是採用不同間距且配屬不同消散電容的 試驗組合被規劃如表 4.11 . 共有 5 個組別 . 這個間距的示意圖如圖 4.29 所示, 這個瞬電壓 , 電流被量測如圖 4.30 所示.
表 4.11 不同間距,消散電容的試驗結果 Space between LED Anode
soldering point and heat sink.
I sense Pin Filtered Capacitor (uF) G(1) 2mm 0 0.047 0.1 0.47 1 G(2) 3mm 0 0.047 0.1 0.47 1 G(2) 4mm 0 0.047 0.1 0.47 1 G(2) 5mm 0 0.047 0.1 0.47 1 G(2) 6mm 0 0.047 0.1 0.47 1
4.4.4 工程變更的確認
5 組試驗後 , 這些數據被劃製如圖 4.31 , SLESD 的承受力隨電容值 加大而變大 , 但電容值大於 0.1μF 以後這種效果就不再了 . 間距對 SLESD 的承受力更加顯著 , 當間距 ≧6mm 就不受是否有加裝消散電 容的影響 . 當間距≧4 mm 且配製 0.1μF 的電容這個組就可符合工業 上的基本要求 SLESD 8kV 的靜電承受力 .
圖目錄 圖目錄 圖目錄 圖目錄
圖 4.1 EN Pin 的靜電衝擊示意圖
H9370 En Pin-GNDpin I-V Curve H9370 En Pin-GNDpin I-V CurveH9370 En Pin-GNDpin I-V Curve H9370 En Pin-GNDpin I-V Curve
-0.015
圖 4.3 不良 IC 被進行拆蓋( de-capsulated) 後.
圖 4.4 在 LV NMOS ESD protector 0.1V 發現故障點
EN PIN
LVNMOS
GND Line
Ground Pin
LVNMOS
圖 4.6 SEM 的檢視中發現受損的裂痕和破洞如圖所示
圖4.5 (a) ~ (d) 失效的晶片被進行逐層去除和 PVC ( passive voltage contract ) 的分析, 發現在 poly ~ contact 有異常現象如圖 4.5(c)(d)所示
(d )Damaged Hole
(c) Damaged Spot
(b) Damaged Spot (a) Damaged
Poly and Spot
(a) M2 no damage found
(b)M1 no damage found
(c, d ) abnormal PVC spots found at Poly contact
圖 4.7 所示的 LVNMOS 剖面圖, 等效電路圖.
Chapter 5
圖 4.8 ESD MM 衝擊, 這些測試數據被摘要如圖所示 +
V
Poly
Gate Grounded NMOS (GGNMOS) Equal Circuit Leak Path
GGNMOS cross section
ESD to LVNMOS-LDD-Channel Length
0 100 200 300 400
0.55 0.6 0.65 0.7 0.75 um
V o lt
With LDD Pass (volt)
Without LDD
Pass(Volt)
圖 4.9 LX Pin 到地的靜電衝擊連結方式
圖 4.10 一個良好的 IC , 隨同兩個失效的樣品進行 I-V 曲線分析結果.
Zap
Zap
T6333A LX-GND I-V Curve
-0.015 -0.01 -0.005 0 0.005 0.01 0.015
-10 -5 0 5 10 15 20 25 30
Volt(V)
I(A)
Fail#1 Fail#2 Good
圖 4.11 不良 IC 被進行拆蓋( de-capsulated)後沒有受損痕跡被找到
圖 4.12 受熱而改變的故障點. 在 LDNMOS 如圖所示.
Pin4-LX
PIN6-GND PIN5-GND
Pin3-LX
圖 4.14 在 SEM 的檢視中發現受損的裂痕和破洞如圖(a)~(d)所示 (
(a)
(d) (c)
(b)
圖4.13 在metal 1和metal 2 等層次都沒有發現受損的結構如圖(a)和(b) 所示
(a) (b)
圖 4.15 LVNMOS 剖面圖, 等效電路圖 HVLDMOS 被 ESD 擊穿
圖 4.16 實驗驗證的結果 , 當增長 CL 至 0.65 µm / 無 LDD 時 ESD MM 的承受力提昇至 325v .
Damaged spot in LDMOS Equal Circuit
Damaged spot at LDNMOS cross section
+ V
ESD LDNMOS LDD Channel
0 100 200 300 400
0.45 0.5 0.55 0.6 0.65 Channel Length(um)
( V ) With LDD
Without LDD
如圖 4.17 (a) ~(c) 所示 , 3 種封裝打線的結構型式分別為 (a) 2 wires x
(a)
(b)
(c)
I sense Filter Capacitor
IS E N S E L X
圖 4.19 DUTCs 被燒燬如圖所示 , 並聞到塑膠的焦味.
圖 4.20 趨勢所示 , CAP-OUT-46V-85℃和 GAP-IN-46-85℃這兩組是比 較好的實驗組 , 因為它們可以排除被動元件的不確定因素
(a)
(b)
HOLT Analysis
0 200 400 600 800 1000 1200 1400 1600
85 95 105 115
Degree C
Hrs
CapO-46v CapO-43v CapI-46v CapI-43v
圖 4.21 SLESD 試驗的電路和測試點 1,2,3,4 &5.
圖 4.23 失效 IC 與 良品進行直流電流分析它們的電流電壓( I-v)圖
圖 4.24 發現了燒壞的痕跡 , 這個位置是在 HVNMOS Drain to Source Isense
D rain
S o u rce /G N D
Isense(pin8)"VSS
-0.006 -0.004 -0.002 0 0.002 0.004 0.006
-1.5 -1 -0.5 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5 5.5 6 6.5 7 7.5 8 8.5 9 9.5 10 10.5 11 11.5 12 12.5 13 13.5 14
volt(V)
I(A)
Good
Fail#1: Isense
圖 4.25 損軌跡的剖面示意圖
VERF_PIN8-5
-0.5 0.5 1.5 2.5 3.5 4.5 5.5
-10 10 30 50 70 90 110
Voltage [V]
Current [A]
1.0E-11 1.0E-09 1.0E-07 1.0E-05 1.0E-03 Leakage Current [A]
圖 4.26 TLP test ( transient line pulse )執行的結果如顯示 HVNMOS 可以承受 2.11Ax 70V
圖 4.29 瞬間電壓 , 電流被量測如圖所示.
圖 4.30 間距的示意圖 Space of LED heat sink to Soldered point of LED.
24V
20NS/Div 0V
Iise(0.4A/div)
0A 0A
0V Vise(100V/div)
IEC61000-4-2 STD waveform D
圖 4.31 SLESD 的承受力隨電容值加大而變大 , 但電容值大於 0.1μF 以後這種效果就不再了
LED_Sub Gap
0 2 4 6 8 10 12
0 0.047 0.1 0.47 1 Filter Cap uF
Zap KV
Gap2mm Gap3mm Gap4mm Gap5mm Gap6mm