第五章 元件的製作
5.2 利用 VLSI 半導體製程閃耀光柵
5.2.1 分階結構近似連續面
由於連續的輪廓分佈在製程上有設備上的限制，雖可使用灰階光 罩，但由於技術上灰階光罩製作不易價格昂貴，因此以二進階（2N階）
的方式，利用多道光罩（N 道）的對準程序，企圖將原始的連續相位 分佈分階量化（quantization），以階梯狀不連續的相位分佈來逼近 原始的連續相位分佈。
二進階下的相位分階情形可分為二階、四階、八階、十六階…2N 階等，利用 1 到 N 片不等的光罩來達到分階的效果。使用的階數越多，
將越近似理想的輪廓曲線，但同時製程上的困難度及誤差的相對提 高。
在不同分階方式下，元件所能達成的光效率如表所示：
表 5.1 分階後與原始相位的效率比 階數 所需光罩數 TE 偏振態效率
（%）
TM 偏振態效率
（%）
平均效率
（%）
2 1 0.2847 0.5073 0.3960
4 2 0.4797 0.7429 0.6113
8 3 1.1580 0.8029 0.9805
16 4 18.0076 57.6954 37.8515
為配合製程設備的對準難易度，且考慮效率在可接受的範圍內，
本文中將以十六階的方式來製作元件，由二進階的分階原理可知，將 需要四道光罩(mask)來得到十六階化後的元件表面圖樣(profile)，如圖 所示：
圖 5.2 分 16 階示意圖
在十六階元件的蝕刻過程中，四道光罩的分配示意圖如下，四道 光罩分別代表著不同的蝕刻深度：
圖 5.3 蝕刻十六階元件之光罩分配圖
其中 1、2、3、4 分別代表 mask1、mask2、mask3、mask4，”+”
號代表須有兩道以上的光罩均做蝕刻，最上面那一階的水平高度為元 件未蝕刻前的表面高度。
以十六階元件為例，利用四道光罩來達成十六個步階的製作情形 如圖所示。
圖 5.4 十六階元件的蝕刻流程
5.2.2 光罩設計 a.光罩繪製：
必須考慮製程方式來決定光罩中透光與不透光的部分，如半導體 製程中使用光阻液為正光阻時，則透光區域為蝕刻區域，不透光區域 為保留區域，若是使用半導體製程但光阻液為負光阻時，則恰好相 反。由於負光阻在曝光後進行顯影時，會產生膨脹（swelling）的現 象，使得負光阻的體積增加，導致顯影後的負光阻與光罩上圖案的誤 差增大，所以利用正光阻進行光罩圖案的轉移會有較好的效果。故所 設計的光罩是適用於正光阻的圖形。
光罩係委託國家奈米元件實驗室製作，對於光罩的繪製先採用 fortran 程式語言撰寫套裝軟體 AutoCAD 的腳本檔案（*.scr），再利 用套裝軟體 AutoCAD 執行腳本，所繪出的光罩檔案再存成國家奈米元 件實驗室可接受的*.dxf 格式。
圖 5.5 十六階元件製作之光罩圖樣 b.對準鍵的設計
因為元件是利用多道光罩來達成，因此在製作過程中依次使用每 一道光罩圖案時，必會遇到相互間的對準問題，所以必須在光罩上畫 上許多的對準鍵(Alignment Key)作為每一道光罩間互相對準的記 號，對準鍵的形式及大小，將對元件的製作精確度有相當大的影響，
在許多論文中均提到，對準誤差在製程技術上是最難克服的。
因此在設計光罩上的對準鍵時，需將所有機台的自由度的特性考慮進 去，因為半導體中心(SRC)的光罩對準曝光機(Aligner)上放置 wafer
的平台有三個自由度(x 方向、y 方向及旋轉)可以調整，而光罩是固 定不動的，利用對準鍵進行對準可達到誤差最小的要求。
上述的三個自由度中，以旋轉自由度最難控制，通常受限於對準 顯微鏡的景深太淺，無法同時很清晰地看到光罩和晶片上的圖形。當 晶片和光罩有一個小角度差時，通常是無法察覺到，這就造成了曝光 後在晶片上前後兩道光罩的圖形出現傾斜誤差。因此在設計對準鍵 時，可以設計兩邊對稱或是斜角對稱，且相距較遠的對準鍵，如此一 來當對準其中一個對準鍵時，再移動顯微物鏡到與其對稱的另一個對 準鍵上，即可清楚的看到是否有傾斜的情形發生。其原理簡易說明於 圖 5.6:
圖 5.6 對準鍵的旋轉對準誤差
假設底部的虛線代表光罩與晶片上圖形的共同對準線，由上圖可 知左邊的對準鍵已與晶片對準，而右邊的對準鍵卻和晶片間有一個小 角度θ的傾斜發生(relative rotation)。當距離 d 越小時，偏斜的 線度 h 越小，越難發覺傾斜程度。但當 d 變大時，傾斜的程度 h 可越 容易被發覺出來。因此以設計相距較遠且位置相對的對準鍵為佳，如 此可減小對準時誤差的發生。
適當的對準鍵設計將有助於對準過程的進行，總的來說，在設計 對準鍵時需注意以下幾點:
1.對準顯微鏡的視場、解析度及景深(倍數越高，則景深越小)造成的 限制，足夠的景深方可使我們在對準時，同時看清楚光罩與基板 (substrate)上的圖案
2.盡量將對準鍵設計在光罩上不同的角落處(拉長距離)，以防因光罩 與基板的相對旋轉所引起的誤差產生。
3.在多道光罩的製程情況下，對準鍵的設計可朝向”配對式”對準鍵 的方式來處理，即多道光罩間各自設計不同形式的對準鍵，但前後兩 道光罩的對準是以契合的形式來達成。
對準鍵的畫法其實有好幾種，但我們可大致歸由兩類，重合型對 準鍵與契合型對準鍵。
圖 5.7 重合型對準鍵
圖 5.8 契合型對準鍵
本論文是利用重合型對準鍵，其中在光罩的設計上，對準鍵可多 做幾組，各組對準鍵之對準誤差均不相同，如對準誤差 10µm、5µm、 3µm、2µm、1µm，這樣若 1µm誤差之對準鍵若在顯微鏡下無法對準，
至少可退而求其次，來對準 2µm之對準鍵，依此類推……。如圖 4.8 之重合型對準鍵，若能使兩圖形重合，則水平與垂直之對準誤差均可 在接受範圍以內。
所設計的光罩上共有 3 組對準鍵，一組十字型的對準鍵其對準誤 差較大依次為 300µm、100µm、50µm、30µm、10µm、5µm，可在 一開始進行粗略的對準、另外有兩組分別為十字型及圓形的對準鍵其 對準誤差較小的對準鍵，對準誤差依次為 5µm、2µm、1µm、0.5µm、 0.3µm、0.1µm，因此當光罩與矽晶片上兩組圖案對準時，對準誤差 可控制在 0.1µm內。
圖 5.9 設計在光罩上使用的三組重合型對準鍵
5.2.3 加工流程
以分十六階進似連續面來製作閃耀光柵，十六階的製程步驟需 四道光罩，由於製程中需要對準一道以上的光罩，因此如何減少對準 過程中所發生的對準誤差，將是決定元件品質的一大因素。以下為元 件的製程步驟及相關參數:
圖 5.10 實驗製程流程圖 分十六階製作閃耀光柵的製程步驟如下：
（1）表面清潔處理
a.將矽晶片置入載具(holder)中，先用 D.I. Water(去離子水)沖洗 5 分鐘。
b.浸泡於丙酮(acetone)中，並置於超音波震盪器中 6 分鐘，目的在 於去金屬、酯類及塵粒。
c.以 D.I. Water 沖洗 5 分鐘。
d.將沖洗好之基板放入硫酸與雙氧水混合液(H2SO4：H2O2 = 3:1---約 1200 ml)中約 20 分鐘加以清洗，目的在於去除重金屬及有機物。
e.以 D.I. Water 沖洗 5 分鐘。
f.以氮氣槍或旋乾機將基板吹乾。
（2）上光阻
為了增加光阻與矽晶片的附著力，在上光阻前先將矽晶片送入 150℃
的 Y.E.S. 烤 箱 中 ， 使 基 板 表 面 鍍 上 一 層 光 阻 附 著 膜 HMDS(Hexamethyldisialzane)，之後將基板取出，並置於室溫下冷卻。
（3）軟烤
將光阻塗佈器(spinner)設定 6000 轉，塗上正光阻 FH6400，並以 90
℃加熱板(Hot plate)軟烤(soft bake)1 分鐘。
（4）以第一道 mask 進行曝光。
（5）用顯影液 FH-D5 來顯影，D.I.Water 為定影液，基板經氮氣槍 吹乾後，再至顯微鏡下觀察顯影後的結果，;如果顯影結果並不理想，
則應把光阻去掉後，再重頭做起。
（6）硬烤
若顯影結果理想，則將矽晶片置於 150℃的加熱板(Hot plate)硬烤 (soft bake)20 分鐘（for ICP Process）。
（7）蝕刻
VLSI 半導體蝕刻製程方式又可細分為：濕蝕刻(wet etching)、乾蝕 刻(dry etching)、活性離子蝕刻(reactive ion etching,RIE)、化 學輔助活性離子束蝕刻(chemically assisted reactive ion beam etching ,CAIBE)、感應耦合電漿離子蝕刻（Ion Coupled Plasma dry etching system ， ICP ）、 電 子 束 微 影 光 刻 (electron beam lithography)…等。
配合學校及精密儀器中心所提供的製程設備，使用活性離子蝕刻 (RIE)及感應耦合電漿離子蝕刻（ICP）兩種加工方式對矽晶片進行加 工，兩種加工方式的特性如下：
a.感應耦合電漿離子蝕刻---具有矽晶片對光阻的選擇比高的特性
（約 40：1），可降低經由光阻定義圖形轉換到矽晶片上的形變，蝕 刻轉換出的側璧垂直度佳；其最小蝕刻深度單位較大（約 0.6µm），
無法精確到奈米等級；蝕刻速率快，可降低蝕刻的時間，是適合進行 深蝕刻的機台。
b.活性離子蝕刻---經由氣體的選擇、混合比率、壓力大小、流量控 制與功率調整等可以決定蝕刻速率,蝕刻速率較慢（最小的單位時間 內的平均蝕刻深度約幾個奈米）,若進行深蝕刻所需花費的製程時間 比較久；其矽晶片對光阻的選擇比很差（約 1：5），若進行深蝕刻則 難以避免由光阻轉換至矽晶片上所造成的形變。
圖 5.11 蝕刻選擇比示意圖 去光阻
由於製程蝕刻深度最深的一道深約為 3µm，又製程線寬的誤差不 能大於 1µm，為了避免由光阻轉換至矽晶片上所造成的形變，最後 的加工方式為綜合上述兩種加工方式，選擇先使用感應耦合電漿離子 蝕刻（ICP）蝕刻大部份的深度，再利用活性離子蝕刻（RIE）進行蝕 刻至所需的深度，可得到較小的線寬誤差，繞射面分 16 階後單一步 階的深度為 0.3666µm，Mask 1：蝕刻出八個步階深度，即 2.9328µm。
（8）用丙酮去除光阻。
（9）第二、三、四道光罩製程，重複流程（1）~（8），僅步驟 7 中 改為 Mask 2：蝕刻出四個步階深度，即 1.4664µm、Mask 3：蝕刻出 二個步階深度，即 0.7328µm、Mask 4：蝕刻出一個步階深度，即 0.3664µm。