削波、自動歸零機制之組合

圖2.5為使用削波、自動歸零機制與否的各種雜訊頻譜分析圖[1]，圖2.6(a)為無削波器 亦無自動歸零機制電路的放大器雜訊頻譜，此電路具有相當程度之DC Offset以及Flicker Noise；圖2.6(b)為僅有自動歸零機制的放大器雜訊頻譜，自動歸零機制電路將(a)之嚴重的 DC Offset以及Flicker Noise效應給有效的去除，但由於自動歸零機制屬於Sampling Process，

因此會有Noise Folding之效應；圖2.6(c)為僅有削波機制的放大器雜訊頻譜，削波機制電路 將(a) 之嚴重的DC Offset以及Flicker Noise效應給有效的去除，但由於削波機制屬於 Modulation Process，因此會有Residual Offset之效應；圖2.6(d)為削波及自動歸零機制皆具的 放大器雜訊頻譜，它改善了(b)和(c)所帶來的非理想效應，並做有效的DC Offset以及Flicker Noise消除。

frequency Noise

PSD

frequency Noise

PSD

Without chopper nor autozeroing

• Large DC offset

• Large 1/f noise

frequency Noise

PSD

frequency Noise

PSD

With autozeroing only

• Low DC offset

• No 1/f noise

• Aliased noise at DC

• Little energy at chopping frequency

(a) 無削波及自動歸零機制之雜訊頻 譜分析

(b) 僅使用自動歸零機制之雜訊頻譜分析

frequency

With both chopper and autozeroing

• Low DC offset

• No 1/f noise

• Low noise at DC

• Little energy at chopping frequency

(c) 僅使用削波機制之雜訊頻譜分析 (d) 削波及自動歸零機制皆具之雜訊頻譜 分析

圖2.6 使用削波、自動歸零機制與否的各種雜訊頻譜分析

2.3 Voltage-to-Code Converter 校正技術相關文獻探討

2.3.1 前言

現，如圖2.8示意[10]。

圖中Vab是前級放大電路(Pre-amplifier)輸出電壓，經過比較器進行比較，可得脈衝 (Pulse)，並送到射頻傳送電路進行無線傳輸。

此電壓時序轉換電路藉由轉換脈衝週期以表示Sensor Signal大小；假設開關1、2都在 位置1，則此時放大器A1的輸入電壓值會比放大器A2的輸入電壓值大，故在放大器A1及比較 器C的輸出為高準位VOAH，而經過反向器後，在放大器A3的反向輸入端則是低準位，此時 會有一電流由放大器A3的輸出端VOI流出對Ci充電，當VOI充電到與VOAH相當的電壓值時，

比較器C的輸出VOC會跳至低準位VOAL，同理Ci會開始放電，當放大器A3的輸出VOI掉到和 VOAL相同的值，比較器C的輸出VOC又會跳回高準位，電路會這樣重複的進行。而單穩態的 多諧振盪器會抓出比較器C的輸出VOC的正緣端，形成一個週期性的脈衝，週期為TPPM，藉 由充電時間的改變，即可改變脈充之週期，圖 2.9 即是此運作之示意圖。

圖 2. 9 電壓時序轉換電路之操作時序圖。

這個電路主要的優點：

一、它對放大器的偏移電壓是比較不敏感的，由於我們需要的訊號是由放大器A3的輸 出VOI的高低準位之間的差來決定的，即VOIMAX-VOIMIN，此外，偏移電壓會同時影響到VOIMAX

及VOIMIN，也就是說VOIMAX-VOIMIN會將偏移電壓相減掉，進而消除放大器所造成的偏移電

壓。

圖 2.8 電壓時序轉換電路之整合示意圖。

二、形成電壓的輸入的是一個橋式電路，電路進行中開關S1及S2在位置1、2做切換的

圖 2.11 加入補償電路之電壓時序轉換電路其時序表示圖。

這個電路的主要缺點：

另一個必須考量的是溫度效應之衝擊，當操作溫度改變時，壓阻將容易會有不匹配的 情形發生，此時便會反映在電阻的改變量上，形成非理想的變化量被累積至理想量測之結 果中。

為了補償這樣問題所造成的衝擊，圖 2.12 是一個可以感測壓阻電路上溫度變化的電 路架構，藉由調變輸出的脈衝寬度來表現溫度的改變[12]。

圖 2.12 加入溫度補償電路之電壓時序轉換電路。

電路詳細操作的細節如以下描述；由A3、T1及T2產生兩個相同大小的電流，流經電阻 橋及Rb0而造成兩個電壓VU及VB。VU是因為壓阻的不平衡所產生，也就是用來測量外界的 輸入，而VB則是用來測量整個橋式電路因為溫度改變而造成的電阻變化量。VU、VB分別經 過DA1、DA2放大，VU轉成電流Iγ，再跟由R0所產生的固定電流I0相加，經過A1、C0產生出 積分的波形。藍色虛線框起來的部份，可以視為為了防止沒有電壓輸入時C3的輸出不會轉 態的問題，跟上一個電路所敘述的方法是相近的。V1及VT經過比較器C3產生V2再跟VSW做 EX-OR，最後的輸出VOUT則可以同時感測壓阻的阻值變化及溫度的變化。從圖 2.13 可以 看出，壓阻的阻值變化可以由週期的變化看出，而溫度上的變化造成了TH的改變而影響了 Duty-Cycle，也就是說溫度上的變化可由Duty-Cycle顯示出來。

圖 2.13 電路2.12之波型圖

3 類比訊號處理器設計與成果

3.1 設計概念緣由

圖3.1 為本子計畫”類比訊號處理器”(Analog Signal Processor)的架構；其包含了三個子 電路方塊，分別為Pre-Amplifier、Calibration Circuit 以及 V-T Converter，此處將探討整體架 構以及其運作機制。

由於待測訊號是生理訊號，從惠斯登電橋所感測到的訊號都非常的小，因此在類比訊 號處理器的設計上第一級必須為放大器，但放大器本身所產生的noise 以及 DC Offset，以 及電橋的 mismatch 所產生的 DC Offset，皆已遠遠大過於所感測到的訊號，因此設計 Pre-Amplifier 需要具備 low noise, low offset 兩大重要特性；惠斯登電橋的 mismatch 將會造 成DC Offset 而傳送給 Pre-Amplifier，這可能會導致 Pre-Amplifier 的輸出會有失真的現象，

因此另外需設計一 calibration circuit 來控制惠斯登電橋上端的兩個電流源，藉由讀取到的 DC Offset 值，來產生負回授的抵消機制，使得電橋的輸出兩端，其 DC 電位皆相等，意即 兩端沒有DC Offset。另外，由於外界共模雜訊的干擾，甚至有達到 10⁰V 等級，而面對所 感測的訊號只有10⁻⁶V 等級，因此 Pre-Amplifier 的共模拒斥比(CMRR)的設計大約應達成 120-dB。

Pre-Amplifier 的設計目標將達成在盡可能低功耗的情況之下，達成高倍增益、低雜訊、

低直流偏移、高共模拒斥比的規格。

於其他子計劃當中，輸出方面會採用射頻傳輸介面電路作為無線傳輸，因此本子計劃 的輸出可以採用數位方式傳輸給下一個子計畫進行接收，所以我們將額外設計一個電壓時 序轉換電路，以便允許此我們將所設計之類比訊號處理模組直接與射頻介面電路進行連接。

在電壓時序轉換電路中，由於採用電壓作為輸入訊號，又同時處理與時間相關資訊，

因此將會需要設計延遲元件，以便將電壓資訊轉換成和時間相關資訊；而且又考量到整體 類比電壓處理器可能受到製程、電壓、溫度變異等等的影響，所以需要有補償機制來克服 這些非理想效應，即使當前端送入的訊號中有未處理乾淨的 offset 時，透過補償機制的運 作，也能夠處理這部份的offset，使得輸出結果更加趨近理想情況，也就是只含有待測資訊。

圖3.1 類比訊號處理器架構示意圖

3.2 前級放大器子系統設計

3.2.1 系統設計

RF Interface ASP-Module

Pre-Amplifier

V-T Converter

DSP ADC

Calibration Circuit

由於 Pre-Amplifier 消除雜訊以及直流偏移的機制是基於自動歸零以及削波架構，但由

我們所採用之電路圖如圖3.3 所示，藉由轉導放大器(Gm1)之 diode-connected NMOS，將其 電流鏡射 N 倍至轉導放大器(Gm1)和轉組放大器(R)共同之 NMOS，可得到一轉導值較大之

3.2.3 自動歸零以及削波機制之電路實現 A.

自動歸零機制架構設計

由於要達到 DC Offset 的消除，我們採用了如圖 3.4 之具消除 DC Offset 自動歸零機 制 架 構 ， 架 構 中 用 到 的 Gm1、Gm2 以 及 R 分 別 代 表 第 一 級 轉 導 放 大 器 (First-stage Trans-conductance Amplifier) 、 第 二 級 轉 導 放 大 器 (Second-stage Trans-conductance Amplifier)、轉阻放大器(Trans-impedance Amplifier) [2]。

圖3.5 自動歸零機制的電路實現 機(Chopper)會將 DC Offset 及 Flicker Noise 移到高頻，而低頻信號則經削波機而回到低頻，

最後經過低通濾波器(LPF)，將我們不要的信號給濾除掉，留下想要的低頻信號；週而復始，

圖3.7 Pre-Amplifier 之完整系統架構示意圖

圖 3.8 Pre-Amplifier 之時序圖

3.2.4 模擬結果

圖 3.9 為 CMOTA 之增益以及 Phase Margin 模擬結果。其模擬結果增益為 69-dB、而 Phase Margin 為 50.5 度。

圖3.9 CMOTA 之 Gain 及 Phase Margin 模擬結果

Gm2

Φ0

Φ1

Φ1

Φ0 Φ0

Φ1

Φ1

Φ2

Φ2

Φ2

Φ2

C C

Gm1 R

Gain = 69 dB

PM = 50.5°

LPF

3.2.5 研究成果

此子計畫之 Pre-Amplifier 所採用的 CMOTA 為本計劃之研究成果，已完成設計並發表 於IEEE Transactions on Transactions and Systems II: Express Briefs 期刊[3]以及 VLSI Design/CAD Symposium 研討會 [8]。

3.2.6 預期達成之目標與成果

表3.1 前置放大器預期達成之目標與成果 Process TSMC 0.18-µm CMOS Supply Voltage 1 V

Pre-Amplifier Power Consumption < 200 µW 3-dB Bandwidth 20 Hz Gain Range 80～100 dB DC Offset < 10 µV Input Referred Noise @ DC < 25 nV/√Hz CMRR @ DC 120 dB

Unity-gain Bandwidth 0.2～2 MHz

3.3 Voltage-to-Code Converter 設計

圖 3.10(a) Voltage-Code Converter 轉換電路概念圖

CK₂

Voltage-to-Code Converter 的系統架構如圖 3.11 所示。詳細運作方式解釋如下：

Lock 用是成為Voltage-to-Code Converter 的 sensor signal，會送給上面路徑的延遲元件作為類比 控制電壓(Vin)，以便控制上面路徑的波形延遲；對於下面路徑來說，SAR 會透過 Phase

圖 3.12 Voltage-to-Code Converter 執行校正圖示

系統鎖定相位的動作會執行兩次，第一次鎖定相位如圖 3.12 所示：此時送入的控制 電壓(Vin1)尚未包含 sensor signal，此電壓(Vin1)可看成是作為 reference 基準的電壓，所以系 統處在校正階段，電壓(Vin1)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包含

圖 3.13 Voltage-to-Code Converter 執行量測圖示

第二次的鎖定相位如圖 3.13 所示：此時送入的控制電壓(Vin2)包含有 sensor signal，此 電壓(Vin2)可看成是以之前 reference 為基準再加上 sensor 大小的電壓，所以系統處在量測階 段，電壓(Vin2)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包含 sensor signal 大小與電橋電阻、前級放大器、上面路徑延遲元件的 offsets，當相位鎖定時候，由於上下 兩路徑的相位會相同，所以數位輸出Code2的大小包含有sensor signal 以及上述 offsets；接 著把存在 register 的 Code1 和此時 SAR 產生的 Code2 送入減法器相減，所得 Code 差

電路則如圖 3.14 所示。

3.3.6 預期達成之目標與成果

表3.2 Voltage-to-Code Converter 預期達成之目標與成果 Process TSMC 0.18-µm CMOS Supply Voltage 1 V

Voltage-to-Code Converter Power Consumption < 2 mW Output Frequency 10 MHz DC Offset < 0.5 mV Delay Element Delay Range 4 ns

3.4 本計畫之目標與研究成果

1.

本計畫的Pre-Amplifier 是以 CMOTA (Current-Mirror Operational Trans-conductance Amplifier) 的架構為基礎進行設計和研究。在生醫的應用中，有許多重要的設計考量，

此子計畫之Pre-Amplifier 需要ㄧ可低電壓/低功耗操作、高倍增益、良好穩定度的放大 器。為了達到以上之設計要求，在此，我們使用了數個電路技巧，進而提出了一個新 的CMOTA 架構。此一電路已設計完成並且已經發表於 IEEE Transactions on Circuits and Systems II: Express Briefs [J1] (期刊論文)，以及 VLSI Design/CAD Symposium [C1]

(研討會論文)。

[J1] T.-H. Lin, C.-K. Wu, and M.-C. Tsai, “A 0.8-V 0.25mW Current-Mirror OTA with 160-MHz GBW in 0.18-µm CMOS,” IEEE Transactions on Transactions and Systems II: Express Briefs, vol. 54, pp.131-135, Feb, 2007. (SCI)

[C1] C.-K. Wu, M.-C. Tsai, and T.-H. Lin, “A 0.8-V 0.25-mW Current-Mirror OTA with 160-MHz GBW in 0.18-µm CMOS,” VLSI Design/CAD Symposium, pp. 545-548, Aug. 2006.

表3.3 CMOTA 之規格表與晶片的照片

Process TSMC 0.18-µm CMOS Die photograph Design Parameters K = 0.85; N = 3

Supply Voltage 0.8 V

Power Consumption 265 µW (CMFB included) Unit-Gain Frequency 161 MHz

DC Gain 62 dB Phase Margin 66 degrees

DC Gain 62 dB Phase Margin 66 degrees

在文檔中 病理遙測系統與生醫感測晶片－子計畫二：病理遙測生醫感測類比訊號處理器(1/3) (頁 12-0)