3. 類比訊號處理器設計與成果
3.1 設計概念緣由
圖3.1 為本子計畫”類比訊號處理器”(Analog Signal Processor)的架構；其包含了三個子 電路方塊，分別為Pre-Amplifier、Calibration Circuit 以及 V-T Converter，此處將探討整體架 構以及其運作機制。
由於待測訊號是生理訊號，從惠斯登電橋所感測到的訊號都非常的小，因此在類比訊 號處理器的設計上第一級必須為放大器，但放大器本身所產生的noise 以及 DC Offset，以 及電橋的 mismatch 所產生的 DC Offset，皆已遠遠大過於所感測到的訊號，因此設計 Pre-Amplifier 需要具備 low noise, low offset 兩大重要特性；惠斯登電橋的 mismatch 將會造 成DC Offset 而傳送給 Pre-Amplifier，這可能會導致 Pre-Amplifier 的輸出會有失真的現象，
因此另外需設計一 calibration circuit 來控制惠斯登電橋上端的兩個電流源，藉由讀取到的 DC Offset 值，來產生負回授的抵消機制，使得電橋的輸出兩端，其 DC 電位皆相等，意即 兩端沒有DC Offset。另外，由於外界共模雜訊的干擾，甚至有達到 100V 等級，而面對所 感測的訊號只有10−6V 等級，因此 Pre-Amplifier 的共模拒斥比(CMRR)的設計大約應達成 120-dB。
Pre-Amplifier 的設計目標將達成在盡可能低功耗的情況之下，達成高倍增益、低雜訊、
低直流偏移、高共模拒斥比的規格。
於其他子計劃當中，輸出方面會採用射頻傳輸介面電路作為無線傳輸，因此本子計劃 的輸出可以採用數位方式傳輸給下一個子計畫進行接收，所以我們將額外設計一個電壓時 序轉換電路，以便允許此我們將所設計之類比訊號處理模組直接與射頻介面電路進行連接。
在電壓時序轉換電路中，由於採用電壓作為輸入訊號，又同時處理與時間相關資訊，
因此將會需要設計延遲元件，以便將電壓資訊轉換成和時間相關資訊；而且又考量到整體 類比電壓處理器可能受到製程、電壓、溫度變異等等的影響，所以需要有補償機制來克服 這些非理想效應，即使當前端送入的訊號中有未處理乾淨的 offset 時，透過補償機制的運 作，也能夠處理這部份的offset，使得輸出結果更加趨近理想情況，也就是只含有待測資訊。
圖3.1 類比訊號處理器架構示意圖
3.2 前級放大器子系統設計
3.2.1 系統設計
RF Interface ASP-Module
Pre-Amplifier
V-T Converter
DSP ADC
Calibration Circuit
由於 Pre-Amplifier 消除雜訊以及直流偏移的機制是基於自動歸零以及削波架構，但由
我們所採用之電路圖如圖3.3 所示，藉由轉導放大器(Gm1)之 diode-connected NMOS，將其 電流鏡射 N 倍至轉導放大器(Gm1)和轉組放大器(R)共同之 NMOS，可得到一轉導值較大之
3.2.3 自動歸零以及削波機制之電路實現 A.
自動歸零機制架構設計由於要達到 DC Offset 的消除，我們採用了如圖 3.4 之具消除 DC Offset 自動歸零機 制 架 構 ， 架 構 中 用 到 的 Gm1、Gm2 以 及 R 分 別 代 表 第 一 級 轉 導 放 大 器 (First-stage Trans-conductance Amplifier) 、 第 二 級 轉 導 放 大 器 (Second-stage Trans-conductance Amplifier)、轉阻放大器(Trans-impedance Amplifier) [2]。
圖3.5 自動歸零機制的電路實現 機(Chopper)會將 DC Offset 及 Flicker Noise 移到高頻，而低頻信號則經削波機而回到低頻，
最後經過低通濾波器(LPF)，將我們不要的信號給濾除掉，留下想要的低頻信號；週而復始，
圖3.7 Pre-Amplifier 之完整系統架構示意圖
圖 3.8 Pre-Amplifier 之時序圖
3.2.4 模擬結果
圖 3.9 為 CMOTA 之增益以及 Phase Margin 模擬結果。其模擬結果增益為 69-dB、而 Phase Margin 為 50.5 度。
圖3.9 CMOTA 之 Gain 及 Phase Margin 模擬結果
Gm2
Φ0
Φ1
Φ1
Φ0 Φ0
Φ1
Φ1
Φ2
Φ2
Φ2
Φ2
C C
Gm1 R
Gain = 69 dB
PM = 50.5°
LPF
3.2.5 研究成果
此子計畫之 Pre-Amplifier 所採用的 CMOTA 為本計劃之研究成果，已完成設計並發表 於IEEE Transactions on Transactions and Systems II: Express Briefs 期刊[3]以及 VLSI Design/CAD Symposium 研討會 [8]。
3.2.6 預期達成之目標與成果
表3.1 前置放大器預期達成之目標與成果 Process TSMC 0.18-µm CMOS Supply Voltage 1 V
Pre-Amplifier Power Consumption < 200 µW 3-dB Bandwidth 20 Hz Gain Range 80～100 dB DC Offset < 10 µV Input Referred Noise @ DC < 25 nV/√Hz CMRR @ DC 120 dB
Unity-gain Bandwidth 0.2～2 MHz
3.3 Voltage-to-Code Converter 設計
圖 3.10(a) Voltage-Code Converter 轉換電路概念圖
CK2
Voltage-to-Code Converter 的系統架構如圖 3.11 所示。詳細運作方式解釋如下：
Lock 用是成為Voltage-to-Code Converter 的 sensor signal，會送給上面路徑的延遲元件作為類比 控制電壓(Vin)，以便控制上面路徑的波形延遲；對於下面路徑來說，SAR 會透過 Phase
圖 3.12 Voltage-to-Code Converter 執行校正圖示
系統鎖定相位的動作會執行兩次，第一次鎖定相位如圖 3.12 所示：此時送入的控制 電壓(Vin1)尚未包含 sensor signal，此電壓(Vin1)可看成是作為 reference 基準的電壓，所以系 統處在校正階段，電壓(Vin1)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包含
圖 3.13 Voltage-to-Code Converter 執行量測圖示
第二次的鎖定相位如圖 3.13 所示：此時送入的控制電壓(Vin2)包含有 sensor signal，此 電壓(Vin2)可看成是以之前 reference 為基準再加上 sensor 大小的電壓，所以系統處在量測階 段，電壓(Vin2)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包含 sensor signal 大小與電橋電阻、前級放大器、上面路徑延遲元件的 offsets，當相位鎖定時候，由於上下 兩路徑的相位會相同，所以數位輸出Code2的大小包含有sensor signal 以及上述 offsets；接 著把存在 register 的 Code1 和此時 SAR 產生的 Code2 送入減法器相減，所得 Code 差
電路則如圖 3.14 所示。
3.3.6 預期達成之目標與成果
表3.2 Voltage-to-Code Converter 預期達成之目標與成果 Process TSMC 0.18-µm CMOS Supply Voltage 1 V
Voltage-to-Code Converter Power Consumption < 2 mW Output Frequency 10 MHz DC Offset < 0.5 mV Delay Element Delay Range 4 ns
3.4 本計畫之目標與研究成果
1.
本計畫的Pre-Amplifier 是以 CMOTA (Current-Mirror Operational Trans-conductance Amplifier) 的架構為基礎進行設計和研究。在生醫的應用中，有許多重要的設計考量，此子計畫之Pre-Amplifier 需要ㄧ可低電壓/低功耗操作、高倍增益、良好穩定度的放大 器。為了達到以上之設計要求，在此，我們使用了數個電路技巧，進而提出了一個新 的CMOTA 架構。此一電路已設計完成並且已經發表於 IEEE Transactions on Circuits and Systems II: Express Briefs [J1] (期刊論文)，以及 VLSI Design/CAD Symposium [C1]
(研討會論文)。
[J1] T.-H. Lin, C.-K. Wu, and M.-C. Tsai, “A 0.8-V 0.25mW Current-Mirror OTA with 160-MHz GBW in 0.18-µm CMOS,” IEEE Transactions on Transactions and Systems II: Express Briefs, vol. 54, pp.131-135, Feb, 2007. (SCI)
[C1] C.-K. Wu, M.-C. Tsai, and T.-H. Lin, “A 0.8-V 0.25-mW Current-Mirror OTA with 160-MHz GBW in 0.18-µm CMOS,” VLSI Design/CAD Symposium, pp. 545-548, Aug. 2006.
表3.3 CMOTA 之規格表與晶片的照片
Process TSMC 0.18-µm CMOS Die photograph Design Parameters K = 0.85; N = 3
Supply Voltage 0.8 V
Power Consumption 265 µW (CMFB included) Unit-Gain Frequency 161 MHz
DC Gain 62 dB Phase Margin 66 degrees
Output Swing 0.55 VPP (single end) Slew Rate 20 V/µs
Core Area 0.12 mm × 0.14 mm
2. 本計劃同時著重於發展適用於生醫應用的高解析度類比數位轉換器(ADC)，研究的架 構為三角積分調變器(Delta-Sigma Modulator)，為了達到低功率之操作要求，我們進一 步針對連續時間型(Continuous-time)的電路實現方式進行研究。同時，為了克服電路實 現過程所產生之不匹配的效應，在設計上我們也加入了DEM (Dynamic Element Matching)的方法。我們實現了一個三階的三角積分調變器，此調變器在 100-kHz 的頻 寬內具有77dB 的信號訊比(SNR)。此一研究成果已發表於 VLSI Design/CAD
Symposium [C2] (研討會論文)，並且即將發表於 International Journal of Electrical Engineering [J2] (期刊論文, EI)。
[J2] M.-C. Tsai and T.-H. Lin, “Design of a Continuous-Time 3rd-Order Delta-Sigma Modulator with Incremental Data Weighted Averaging,” accepted to International Journal of Electrical Engineering. (EI)
[C2] M.-C. Tsai and T.-H. Lin, “A 3rd-Order Multi-bit Continuous-Time Sigma-Delta Modulator with Incremental Data Weighted Averaging,” VLSI Design/CAD Symposium, pp. 353-356, Aug. 2006.
表3.4 3rd-order Continuous-Time Delta-Sigma Modulator 之規格表與晶片的照片
Ref. [13] This Work
Technology 0.25-µm CMOS 0.18-µm CMOS Power Supply 2.5 V 1.8 V
Modulator 3-order 1-bit 3-order 4-bit Sampling Freq. 104 MHz 24 MHz
Signal Bandwidth 200 kHz 100 kHz
OSR 192 120
SNR 76 dB > 80 dB (simulated) 77 dB (measured) Total Power
OP Amp DAC + Quantizer
IDWA Other circuits
11.5 mW 4.06 mW (simulated) 2.21 mW 0.74 mW 0.25 mW 0.86 mW
4.50 mW (measured) 2.21 mW 0.76 mW 0.43 mW 1.10 mW
(Chip area: 0.99 mm × 1.43 mm)
3. 數位信號處理具有許多優點並且已經是整合系統的重要工具，此子計畫中所發展的 Voltage-to-Code Converter 能將電壓資訊直接轉換成為數位輸出。此一電路並且具備自 我校正功能，透過鎖向迴路的原理，進行電路非理想效應的校正，其概念將可取代ADC 在類似的應用層面上。本計畫預期針對此一電路系統申請專利(專利名稱：具有自我校 正功能的Voltage-to-Code Converter)。此一 Voltage-to-Code Converter 預計於三個月內 完成設計，並於下半年度於T18-96E(F)梯次(九月)完成晶片下線。
參考文獻
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Express Briefs, vol. 54, pp.131-135, Feb, 2007.
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2006.
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2001.