在本論文中架構設計軌對軌 (Rail-to rail) 的輸入訊號範圍，一般會使用 TG 當開關 來實現取樣保持電路。式 4-3 為電晶體工作在三極管區 (Triode region) 汲極和源極兩端 的電阻表示式。根據式 4-3 可以得知當電路工作在低操作電壓的情況下，會電晶體臨界 電壓 (Threshold voltage) 的限制而使得電晶體導通時汲極和源極兩端的電阻偏大。若是 選要較大尺寸的電晶體當開關，雖然能降低導通電阻，但會有較大的寄生電容而降低類 比數位轉換器的效能。
on
ox g in t
R = 1
C (W) (V -V -V )
µ⋅ ⋅ L ⋅ (4-3)
先進製程下的電晶體會因為許多的非理想效應而使得當電晶體的閘極和源極電壓 (|V |) 為 0 時電晶體的汲極到源極仍有不小的漏電流。若直接使用電晶體當取樣保持gs 電路中的開關，則此漏電流會改變保持在電容上的電壓。
本論文使用一拔靴式 (Bootstrapped) 電路，來解決電晶體臨界電壓以及漏電流的問 題。圖 4-2 為本論文使用之拔靴式電路。C1 和 C2 電容為升降壓電容、M1 和 M4 負責 對升降壓電容充放電、M2 及 M3 為開關、MS 為取樣保持電路的開關。理想上此電路可 以輸出 VCKB 產生擺幅為 2VDD 以及-VDD 的脈波訊號驅動後端取樣保持電路的開關。
本論文使用 NMOS 當取樣保持電路的開關。當 CK_B 訊號為 2VDD 時，有較大的閘極 和源極電壓來導通 MS，降低電晶體導通時汲極和源極兩端的電阻。當 VCKB 訊號為 -VDD 時，使用負的閘極和源極電壓來關閉 MS，大量降低電晶體關閉時的漏電流。
M1
M2
M3
M4 C1
C2 Va
Vb INV1
INV2
VCK VCKB
Vi MS Vout Cload
Bootstrapped Circuit
圖 4-2 拔靴式電路圖
圖 4-3 和圖 4-4 為拔靴是電路操作圖。圖 4-3 為當輸入訊號 (CK) 由 VDD 變為 0 時，儲存在 C1電容中的 VDD 電壓使得 Va 由 VDD 變為 2VDD。而 CK 會使得 M2 導通 而將 2VDD 電壓傳遞到 CK_B 去驅動 MS。且 CK_B 的 2VDD 電壓會使得 M4 導通，則 電容 C2 會儲存 VDD 的電壓。由上述分析可以得知，當 CK 由 VDD 變為 0 時，C1 執 行升壓的動作，C2 執行重置的動作。
圖 4-4 為當 CK 由 0 變為 VDD 時，儲存在 C2 電容中的 VDD 電壓使得 Vb 由 0 變 為-VDD。而 CK 會使得 M3 導通而將電壓-VDD 傳遞到 CK_B 去驅動 MS。且 CK_B 的 -VDD 電壓會使得 M1 導通，則電容 C1 會儲存 VDD 的電壓。由上述分析可以得知，當 CK 由 0 變為 VDD 時，C1 執行重置的動作，C2 執行升壓的動作。
M2
為 12.4 bit，也是符合需求。
0.01 6.12 12.22 18.32 24.43 30.53 36.63 42.74 48.84 Frequency (kHz)
0.01 6.12 12.20 18.30 24.40 30.50 36.60 42.70 48.80 Frequency (kHz) SNDR：90.3 dBc ENOB：14.71 bit 8192 points FFT
VDD：0.5 V FS：100KS/s SNDR：76.5 dBc ENOB：12.4 bit 8192 points FFT
ENOB 為 15.3 bit。
0.01 6.12 12.20 18.30 24.40 30.50 36.60 42.70 48.80 Frequency (kHz)
0.01 6.12 12.22 18.32 24.43 30.53 36.63 42.74 48.84 Frequency (kHz) SNDR：85.97 dBc ENOB：13.99 bit 8192 points FFT
VDD：0.55 V FS：100KS/s SNDR：93.83 dBc ENOB：15.3 bit 8192 points FFT
表 4-1 取樣保持電路在不同 Corner 頻譜分析結果
512C- 512α ≤512C≤512C+ 512α (4-6)
相當適合低功率的應用。但動態的拴鎖會有較大的 Input kickback noise，所以需要前端 放大器來降低 Input kickback noise 對數位類比轉換器的影響。
本論文使用的拴鎖可視為是兩個反向器背對背接在一起。當 Vlatch 為低電位時，表 示拴鎖此時不進行比較的動作，則 MP3 和 MP4 會將 Va 和 Vb 維持在高準位，故正反器 的輸出會維持上次的輸出狀態。而 MN5 及 MN6 會被關閉，所以不會有電流，達到低功 率消耗的特性。當 Vlatch 為低電位時，電路進入比較的模式，當 Vip 電壓高於 Vin 時，
Va 電壓會下降，則可從數位正反器的輸出得到為 VDD。反之，則輸出為 Gnd。
圖 4-10 為輸入為斜波，觀察拴鎖的磁滯結果。由圖 4-10 可以看出本論文設計的 Latch 在 FNSP 的製程條件下有最大的磁滯 4 mV。所以可以得知前置放大器的輸出必須大於 4 mV，以確保拴鎖有正確的輸出。
圖 4-9 拴鎖電路圖
圖 4-10 在不同製程條件下之拴鎖磁滯模擬圖
4.4.2 前置放大器 前置放大器 前置放大器 前置放大器 (Pre-amplifier)： ： ： ：
由於本論文所提出之連續漸近式類比數位轉換器架構會將數位類比轉換器的部份 逼近到 1/2Vref，所以不需要使用到軌對軌輸入範圍的前置放大器。在低工作電壓條件 下，有兩種方式來實現前置放大器，一為使用基極驅動 (Bulk driven) 的架構，經由改 變基極的電壓來降低電晶體的臨界電壓，使電路能工作在低操作電壓。式 4-11 為 PMOS 的基極和臨界電壓的關係式：
tp t0 F BS F
|V |=|V |+ ( 2γ φ -V - 2φ ) (4-11) 其中為沒有基板效應 (Body effect) 時的臨界電壓。基極驅動的電路主要是輸入 在基極輸入差動電壓改變|V | 而得到電流，再經由負載得到輸出電壓。由於基極會存在tp PN 接面而會有漏電流，而本論文的數位類比轉換器是使用電容陣列來實現，如果使用 基極驅動的技巧來實現前置放大器，則 PN 接面的漏電流會影響到數位類比轉換器之電
T T
F F
S S
SNFP
FNSP
壓。
本論文是設計讓電晶體工作在次臨界區 (Sub-threshold)，而電晶體工作在次臨界區 電流公式為：
其中I 為 Process-dependent parameter、n 為 Sub-threshold factor、t T kT
V = q ，經由式
圖 4-12 為本論文所使用的前置放大器在負載為 100fF 時的頻率響應圖。表 4-2 為放 大器在不同 Corner 下的頻率響應特性，其增益範圍在 21dB-24.9dB。
0 5 10 15 20 25
0.10 1.00 10.00 100.00 1000.00 10000.00
Frequency (kHz)
dB
圖 4-12 前置放大器頻率響應圖
表 4-2 前置放大器在不同 Corner 下頻率響應特性 Corner TT FF SS SNFP FNSP Gain (dB) 24.3 21 24.9 22.2 23.8 頻寬 (KHz) 837 1920 364 1180 703
圖 4-13 為本論文所使用的比較器架構圖，串接兩級的前置放大器來放大輸入訊號。
其中 Vos1 及 Vos2 分別為放大器 A1 和 A2 等效在輸入端的偏移量，本架構的串接方式 能有效地降低偏移量的問題，其分析如下所示：
+_+_
圖 4-13 比較器架構圖
由於拴鎖會有較大的偏移量，所以串接兩級的前置放大器有效地降低拴鎖的偏移量 對類比數位轉換器的影響。在本架構中，放大器 A1 和 A2 的偏移量會對類比數位轉換 器的影響較嚴重，式 4-16 和式 4-17 分別為 Vo1 和 Vo2 考慮偏移量的結果：
Vo1=A1 [(Vip Vos1) Vin]⋅ − − (4-16) Vo2=A2 [(Vin⋅ −Vos2) Vip]− (4-17) 由式 4-16 和式 4-17 可以得到差模輸出 Vo 如式 4-18 所示：
Vo≡Vo1 Vo2− =(A1 A2) (Vip Vin) A2 Vos2 A1 Vos1+ ⋅ − + ⋅ − ⋅ (4-18) 由 式 4-18 可 以 看 出 和 偏 移 量 相 關 的 部 份 為 Vos=A2 Vos2 A1 Vos1⋅ − ⋅ ， 且 A1=A2=A，則可以得到偏移量為 Vos= ⋅A (Vos2 Vos1)− ，故可以得到比較器輸入端等效 看到的偏移量為：
A (Vos2 Vos1)
Vos,in Vos2 Vos1 A
⋅ −
= = − (4-19)
根據式 4-19 可以發現輸入端等效看到的偏移量為兩個前端放大器各自的偏移量相 減，雖然每個前端放大器的偏移量之極性和大小皆不相同，但可以在佈局時使用一些技 巧來使的偏移量的極性和大小幾乎相同，則可以有效地降低比較器輸入端等效看到的偏 移量。
圖 4-14 為輸入由全擺幅改變為 1 4LSB
± 時，觀察比較器 Over-drive Recovery 的特
性，由圖 4-14 可以得知比較器的輸入由全擺幅改變為 1 4LSB
± 時都能有正確的輸出結果。
Output
-0.1 0 0.1 0.2 0.3 0.4 0.5 0.6
0 2 4 6 8 10
Time (u Sec)
Vout (V)
圖 4-14 比較器 Over-drive Recovery 模擬圖
4.5 連續近似暫存器 連續近似暫存器 連續近似暫存器 (SAR) 連續近似暫存器 )) )： ： ： ：
連續近似暫存器是使用基本的 CMOS 邏輯電路來實現，其主要功能為控制數位類 比轉換器中的電容陣列。由於本論文的架構為只利用半個週期取樣輸入訊號，且在接下 來的保持模式就可以比較，所以總共只需要 12 個週期就可以依序轉換出最高位元到最 低位元。
本論文所提出之架構在數位類比轉換器的切換部分，其切換開關陣列主要可以分為 四大區塊 Spv、Spg、Snv、Sng。如圖 4-1 所示，其中 Spv 和 Snv 當中的 p 和 n 表示是 控制訊號接到比較器正端和負端的電容陣列，而 v 和 g 分別表示在重置時會將數位類比 轉換器的電容陣列接的 Vref 和 Gnd。其中 Spv 的操作如表 4-3 所示。
表 4-3 連續近似暫存器操作 DAC switch control signal Cycle
S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1
Comp
Sample 0 0 0 0 0 0 0 0 0 0 0 - 1 0 0 0 0 0 0 0 0 0 0 0 D11 2 D11 0 0 0 0 0 0 0 0 0 0 D10 3 D11 D10 0 0 0 0 0 0 0 0 0 D9 4 D11 D10 D9 0 0 0 0 0 0 0 0 D8 5 D11 D10 D9 D8 0 0 0 0 0 0 0 D7 6 D11 D10 D9 D8 D7 0 0 0 0 0 0 D6 7 D11 D10 D9 D8 D7 D6 0 0 0 0 0 D5 8 D11 D10 D9 D8 D7 D6 D5 0 0 0 0 D4 9 D11 D10 D9 D8 D7 D6 D5 D4 0 0 0 D3 10 D11 D10 D9 D8 D7 D6 D5 D4 D3 0 0 D2 11 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 0 D1 12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
圖 4-15 為連續近似暫存器架構圖，其工作原理為一開始先啟動整個系統的重置訊 號 (Reset)，確保整個連續近似暫存器能有正確的工作，而在重置訊號啟動時，整個類 比數位轉換器是工作在取樣模式，接著就如表 4-3 所示，
D Q
Comp_Out Spv11
S_ng11
D Q
Q
CLR S_pv10
S_ng10
CLR S_nv10
S_pg10
SampleCLK Vx
圖 4-15 連續近似暫存器架構圖
第 第 第
第五 五 五 五章 章 章 章
模擬結果 模擬結果 模擬結果 模擬結果
5.1 類比數位轉換器佈局圖 類比數位轉換器佈局圖 類比數位轉換器佈局圖 類比數位轉換器佈局圖： ： ： ：
本論文所提出的類比數位轉換器使用 90nm CMOS 製程來實現。圖 5-1 為類比數位 轉 換 器 電 路 佈 局 圖 ， 整 個 晶 片 的 面 積 為 713 590 m× µ 2 、 包 含 PAD 的 面 積 為 1145 951 m× µ 2。而表 5-1 為數位類比轉換器之各單元的面積大小，而圖 5-2 為電路佈局 各單元的擺置圖。
表 5-1 類比數位轉換器各部份之佈局面積 面積 ( mµ ×µ ) m 取樣保持電路 157 104×
前置放大器 58.9 34.8× 拴鎖 52.8 25.6× 數位類比轉換器 590 576×
圖 5-1 連續漸近式類比數位轉換器佈局圖
Cap array Cap array
圖 5-2 連續漸近式類比數位轉換器各元件擺置圖
5.2 操作在 操作在 操作在 操作在 12 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果
本章節將呈現整個連續漸近式類比數位轉換器操作在工作電壓為 0.5V、12 位元模 式下之佈局後模擬結果。
5.2.1 動態參數 動態參數 動態參數 動態參數： ： ： ：
圖 5-3 為 TT Corner、0.5V、取樣頻率為 100KS/s、輸入訊號為 10KHz 正弦波訊號 時的頻譜結果圖。由模擬結果可以得到訊號對雜訊諧波比 (Signal to noise and distortion ratio, SNDR) 為 69.7dB，因此可以計算出有效位元 (Effective number of bits, ENOB) 約 為 11.28 位元，表 5-2 為不同 Corner 條件下之模擬結果。
0.00 12.20 24.40 36.60 48.80
Frequency (kHz) 4096 points FFT
圖 5-3 12 位元模式下 100KS/s 取樣頻率之頻譜結果圖 表 5-2 12 位元模式下 100KS/s 取樣頻率 Corner 頻率響應特性
Process corner SNDR(dB) ENOB(bit) TT 69.7 11.28 FF 68.8 11.14 SS 67.4 10.9 SNFP 70.13 11.36
表 5-3 為不同輸入頻率所得到之 SNDR，圖 5-4 為將此數據會製成圖。觀察圖 5-4 可以發現輸入頻率接近取樣頻率一半時，仍然有相當不錯的 SNDR 特性。所以可得到 此類比數位轉換器工作在 12 位元、100KS/s 的取樣頻率下可達到 Nyquist frequency 的 有效解析度頻寬 (Effective resolution bandwidth ,ERBW)。
表 5-3 12 位元模式下不同輸入頻率之 SNDR Fin (Hz) SNDR (dB) ENOB (bit)
2.7K 70.3 11.37 4.9K 69.8 11.28 11.3K 69.7 11.28 23.1K 70.1 11.35 30.8K 69.2 11.2 44.1K 67.6 10.94
圖 5-4 12 位元模式下不同輸入頻率與 SNDR 之關係
5.2.2 功率消耗 功率消耗 功率消耗 功率消耗 (Power Dissipation)
本論文設計的類比數位轉換器操作在操作電壓 100KS/s 的取樣頻率下，其平均功率 消耗為 5.42 Wµ ，表 5-4 為各單元所消耗功率列表。
表 5-4 各單元之消耗功率列表
功率消耗 ( Wµ )
取樣保持電路 0.25
前置放大器 2.88
拴鎖 0.15
數位類比轉換器 0.98
連續近似暫存器 1.16
連續漸近式類比數位轉換器 5.42
5.3 操作在 操作在 操作在 操作在 8 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果
本章節將呈現整個連續漸近式類比數位轉換器操作在工作電壓為 0.5V、8 位元模式 下之佈局後模擬結果。
5.2.1 動態參數 動態參數 動態參數 動態參數： ： ： ：
圖 5-5 為 8 位元模式、取樣頻率為 10KS/s、輸入訊號為 1KHz 正弦波訊號時的頻譜 結果圖。由模擬結果可以得到訊號對雜訊諧波比為 48.4dB、有效位元約為 7.75 位元，
其功率消耗為 3.12 Wµ 。表 5-5 為不同 Corner 條件下之模擬結果。
表 5-5 8 位元模式下 10KS/s 取樣頻率 Corner 頻率響應特性 Process corner SNDR(dB) ENOB(bit)
TT 48.4 7.75 FF 43.5 6.93 SS 48.46 7.76 SNFP 48.4 7.75 FNSP 46.3 7.4
Spectrum
0.00 0.98 1.95 2.93 3.91 4.88
Frequency (kHz) 1024 points FFT
圖 5-5 8 位元模式下 10KS/s 取樣頻率之頻譜結果圖
表 5-6 為 8 位元模式下不同輸入頻率所得到之 SNDR，圖 5-6 為將此數據會製成圖。
觀察圖 5-6 可以發現輸入頻率接近取樣頻率一半時，仍然有相當不錯的 SNDR 特性。
觀察圖 5-6 可以發現輸入頻率接近取樣頻率一半時，仍然有相當不錯的 SNDR 特性。