模擬結果 模擬結果 模擬結果 模擬結果
5.1 類比數位轉換器佈局圖 類比數位轉換器佈局圖 類比數位轉換器佈局圖 類比數位轉換器佈局圖： ： ： ：
本論文所提出的類比數位轉換器使用 90nm CMOS 製程來實現。圖 5-1 為類比數位 轉 換 器 電 路 佈 局 圖 ， 整 個 晶 片 的 面 積 為 713 590 m× µ 2 、 包 含 PAD 的 面 積 為 1145 951 m× µ 2。而表 5-1 為數位類比轉換器之各單元的面積大小，而圖 5-2 為電路佈局 各單元的擺置圖。
表 5-1 類比數位轉換器各部份之佈局面積 面積 ( mµ ×µ ) m 取樣保持電路 157 104×
前置放大器 58.9 34.8× 拴鎖 52.8 25.6× 數位類比轉換器 590 576×
圖 5-1 連續漸近式類比數位轉換器佈局圖
Cap array Cap array
圖 5-2 連續漸近式類比數位轉換器各元件擺置圖
5.2 操作在 操作在 操作在 操作在 12 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果
本章節將呈現整個連續漸近式類比數位轉換器操作在工作電壓為 0.5V、12 位元模 式下之佈局後模擬結果。
5.2.1 動態參數 動態參數 動態參數 動態參數： ： ： ：
圖 5-3 為 TT Corner、0.5V、取樣頻率為 100KS/s、輸入訊號為 10KHz 正弦波訊號 時的頻譜結果圖。由模擬結果可以得到訊號對雜訊諧波比 (Signal to noise and distortion ratio, SNDR) 為 69.7dB，因此可以計算出有效位元 (Effective number of bits, ENOB) 約 為 11.28 位元，表 5-2 為不同 Corner 條件下之模擬結果。
0.00 12.20 24.40 36.60 48.80
Frequency (kHz) 4096 points FFT
圖 5-3 12 位元模式下 100KS/s 取樣頻率之頻譜結果圖 表 5-2 12 位元模式下 100KS/s 取樣頻率 Corner 頻率響應特性
Process corner SNDR(dB) ENOB(bit) TT 69.7 11.28 FF 68.8 11.14 SS 67.4 10.9 SNFP 70.13 11.36
表 5-3 為不同輸入頻率所得到之 SNDR，圖 5-4 為將此數據會製成圖。觀察圖 5-4 可以發現輸入頻率接近取樣頻率一半時，仍然有相當不錯的 SNDR 特性。所以可得到 此類比數位轉換器工作在 12 位元、100KS/s 的取樣頻率下可達到 Nyquist frequency 的 有效解析度頻寬 (Effective resolution bandwidth ,ERBW)。
表 5-3 12 位元模式下不同輸入頻率之 SNDR Fin (Hz) SNDR (dB) ENOB (bit)
2.7K 70.3 11.37 4.9K 69.8 11.28 11.3K 69.7 11.28 23.1K 70.1 11.35 30.8K 69.2 11.2 44.1K 67.6 10.94
圖 5-4 12 位元模式下不同輸入頻率與 SNDR 之關係
5.2.2 功率消耗 功率消耗 功率消耗 功率消耗 (Power Dissipation)
本論文設計的類比數位轉換器操作在操作電壓 100KS/s 的取樣頻率下，其平均功率 消耗為 5.42 Wµ ，表 5-4 為各單元所消耗功率列表。
表 5-4 各單元之消耗功率列表
功率消耗 ( Wµ )
取樣保持電路 0.25
前置放大器 2.88
拴鎖 0.15
數位類比轉換器 0.98
連續近似暫存器 1.16
連續漸近式類比數位轉換器 5.42
5.3 操作在 操作在 操作在 操作在 8 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果 位元模式下之模擬結果
本章節將呈現整個連續漸近式類比數位轉換器操作在工作電壓為 0.5V、8 位元模式 下之佈局後模擬結果。
5.2.1 動態參數 動態參數 動態參數 動態參數： ： ： ：
圖 5-5 為 8 位元模式、取樣頻率為 10KS/s、輸入訊號為 1KHz 正弦波訊號時的頻譜 結果圖。由模擬結果可以得到訊號對雜訊諧波比為 48.4dB、有效位元約為 7.75 位元，
其功率消耗為 3.12 Wµ 。表 5-5 為不同 Corner 條件下之模擬結果。
表 5-5 8 位元模式下 10KS/s 取樣頻率 Corner 頻率響應特性 Process corner SNDR(dB) ENOB(bit)
TT 48.4 7.75 FF 43.5 6.93 SS 48.46 7.76 SNFP 48.4 7.75 FNSP 46.3 7.4
Spectrum
0.00 0.98 1.95 2.93 3.91 4.88
Frequency (kHz) 1024 points FFT
圖 5-5 8 位元模式下 10KS/s 取樣頻率之頻譜結果圖
表 5-6 為 8 位元模式下不同輸入頻率所得到之 SNDR，圖 5-6 為將此數據會製成圖。
觀察圖 5-6 可以發現輸入頻率接近取樣頻率一半時，仍然有相當不錯的 SNDR 特性。
所以可得到此類比數位轉換器工作在 8 位元、10KS/s 的取樣頻率下可達到 Nyquist frequency 的有效解析度頻寬。
表 5-6 8 位元模式下不同輸入頻率之 SNDR
圖 5-6 8 位元模式下不同輸入頻率與 SNDR 之關係
5.4 類比數位轉換器模擬結果與比較 類比數位轉換器模擬結果與比較 類比數位轉換器模擬結果與比較 類比數位轉換器模擬結果與比較
表 5-7 為數位類比轉換器之模擬結果摘要，用這些數據來和已發表之論文做比較。
一般都是採用 FOM (Figure of merit) 來做比較。而 FOM 的公式如式 4-20 所示。表 5-8 為類比數位轉換器特性比較表。根據表 5-8 可以得知本論文之設計有極佳的 FOM，且 具有低功率消耗的特性。
ENOB S
Power FOM= 2 F
⋅ (4-20)
表 5-7 類比數位轉換器模擬結果 Parameters Result Supply Voltage (V) 0.5 0.5
Resolution (bit) 12 8 Sample Rate (KS/s) 100 10
ENOB (bit) 11.28 7.75 Power dissipation ( Wµ ) 5.42 3.12
表 5-8 類比數位轉換器比較表
Supply Voltage
(V) 1.2 0.9 0.5 1 1 0.5
Sampling Rate
(KS/s) 50000 200 4.1 500 500 100 10
圖 5-7 為晶片量測環境之設定，操作電壓是由 Keithley 2400 Source Meter、Agilent E3610A Power Supply 以及 Agilent E3630A Power Supply 所提供，時脈訊號由 81130A Pulse Data Generator 產生，輸入訊號是由 33250A Function / Arbitrary Waveform Generator 供應。而類比數位轉換器的數位輸出則是使用 Agilent 16702B Logic Analysis 將輸出值 取出經由 Matlab 作分析處理。
圖 5-7 量測環境設定
第 第 第
第六 六 六 六章 章 章 章
結論 結論 結論
結論與未來展望 與未來展望 與未來展望 與未來展望
本論文提出一新的切換方式，能有效地降低連續漸近式類比數位轉換器在操作時所 需要的切換能量，達到低功率的特性。本論文所提出之連續漸近式類比數位轉換器工作 在操作電壓為 0.5V、取樣頻率為 100KS/s、12 位元情況下，其模擬結果 SNDR 為 69.7dB、
ENOB 為 11.28bit、功率消耗為 5.42 Wµ 、FOM 為 21.8fJ/Conv-step。
雖然本論文提出之架構能有效地降低連續漸近式類比數位轉換器在轉換時所需要 的切換能量，但由於本架構沒有使用 Sub DAC 的技巧，故應用於高解析度設計時需要 較大的電容量，故在面積方面並無法得到優勢。在未來的設計中可以結合 Sub DAC 或 是 C-2C 的技巧來降低電容量。此外，在論文此次設計中並沒有 Calibration 的機制，所 以實作中元件的 Mismatch 會對電路造成較大的影響，所以在未來的設計中可以加入 Calibration 的機制來偵測誤差量並將其修正。
本論文所提出之連續漸近式類比數位轉換器曾經使用 UMC 90nm CMOS SP 製程 來實現，其 Layout 以及晶片照相如圖 6-1 及圖 6-2 所示。此晶片和先前所提及的內容最 大的不同在於前置放大器。此晶片的前置放大器電路圖如圖 6-3 所示。而本晶片實際量 測結果無法達到當初設計所之功能。其功能表現出 1 位元的量化器。亦即當正端輸入高 於負端輸入時，所有的數位輸出皆為 High。反之，則皆為 Low。經比較實際量測數據 和模擬數據，由量測所得之數據可以發現提供輸入訊號的電壓源所提供之功率和模擬取 樣保持電路一直在取樣輸入訊號時，輸入訊號源所提供之功率極為相近。由上述分析，
可以推測此次晶片其取樣保持電路有可能一直在執行取樣的動作。
由於取樣保持電路的控制訊號是由連續近似暫存器產生。而之所以會產生上述問 題，有可能是連續近似暫存器在佈局時考慮不夠，使的時脈產生錯誤。進而產生錯誤的 控制訊號去控制取樣保持電路。所以在新版本中佈局時有加強時脈的考量，以避免相同 的錯誤發生。
圖 6-1 晶片佈局圖
圖 6-2 晶片圖
Vip
Vin
Von
Vop Feedback
Circuit
Self Biasing Circuit Input
Driver
圖 6-3 前置放大器電路圖
未來會將第一次下線的晶片經由聚焦式離子束顯微鏡 (FIB) 去對晶片做電路修 正，觀察取樣保持電路的控制訊號是否真的如預期地發生錯誤。如果真是控制訊號發生 錯誤，則會經由外部產生控制訊號去控制取樣保持電路，並量測類比數位轉換器是否有 正確的操作。
參考文獻 參考文獻 參考文獻 參考文獻
[1] D. A. Johns and K. Martin , “Analog Integrated Circuit Design,” John Wiley and Sons Inc., 1997.
[2] F. Maloberti, “Data converters,” Springer Press, 2007.
[3] M. Gustavsson, J. J. Wikner and N. N. Tan, “CMOS Data Converters for Communications,” Kluwer Academic Publishers, 2000.
[4] B. Razavi, “Design of Analog CMOS Integrated Circuits,” McGRAW-HILL International Edition, 2001.
[5] P. E. Allen, “CMOS Analog IC Design, 2nd Edition,” Oxford University Press, 2002 [6] R. J. Baker, “CMOS Circuit Design Layout and Simulation, 2nd Edition,” IEEE Press,
2005
[7] B. P. Ginsburg and A. P. Chandrakasan, “An energy-efficient charge recycling approach for a SAR converter with capacitive DAC,” IEEE Journal of Solid-State Circuits, vol. 1, pp. 184 - 187, 2005.
[8] C. C. Liu, S. J. Chang, G. Y. Huang, and Y. Z. Lin, “A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure,” IEEE Journal of Solid-State Circuits, vol. 45, pp. 731-740, 2010.
[9] H. C. Hong and G. M. Lee, “A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC,” IEEE Journal of Solid-State Circuits, vol. 42, pp. 2161-2168, 2007.
[10] J. Sauerbrey, D. Schmitt-Landsiedel, and R. Thewes, “A 0.5-V 1-µW successive approximation ADC,” IEEE Journal of Solid-State Circuits, vol. 38, pp. 1261-1265, 2003.
[11] Y. K. Chang , C. S. Wang , and C. K. Wang, “A 8-bit 500 KS/s low power SAR ADC for bio-medical application, ” IEEE ASSCC Dig. Tech. Papers, pp. 228-231, 2007.
[12] W. Y. Pang, C. S. Wang, Y. K. Chang, N. K. Chou, and C. K. Wang, “A 10-bit 500-KS/s low power SAR ADC with splitting comparator for bio-medical applications,” IEEE ASSCC Dig. Tech. Papers, pp. 149-152, 2009.
[13] J. L. McCreary and P. R. Gray, “All-MOS charge redistribution analog-to-digital conversion techniques. I,” IEEE Journal of Solid-State Circuits, vol. 10, pp. 371-379, 1975.
[14] R. E. Suarez, P. R. Gray, and D. A. Hodges, “All-MOS charge-redistribution analog-to-digital conversion techniques. II,” IEEE Journal of Solid-State Circuits, vol.
10, pp. 379-385, 1975.
[15] C. C. Liu, S. J. Chang, G. Y. Huang, and Y. Z. Lin, “A 0.92mW10-bit50-MS/s SAR ADC in 0.13 µ m CMOS process,” IEEE Symp. VLSI Circuits Dig., pp. 236–237, Jun.
2009.
[16] V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. Van der Plas, and J. Craninckx,
“An 820µW 9b 40MS/s Noise-Tolerant Dynamic-SAR ADC in 90nm Digital CMOS,” IEEE ISSCC Dig. Tech. Papers, pp. 238–239, 2008.
[17] M. D. Scott, B. E. Boser, and K.S.J. Pister, “An Ultralow-Energy ADC for Smart Dust,” IEEE Journal of Solid-State Circuits, vol. 38, pp. 1123-1129, 2003.
[18] S. Mortezapour and E.K.F. Lee, “A 1-V, 8-bit successive approximation ADC in standard CMOS process,” IEEE Journal of Solid-State Circuits, vol. 35, pp.
642-646, 2000.
[19] R. K. Hester, K. S. Tan, M. de Wit, J. W. Fattaruso, S. Kiriaki, and J. R. Hellums,
“Fully differential ADC with rail-to-rail common-mode range and nonlinear capacitor compensation,” IEEE Journal of Solid-State Circuits, vol. 25, pp. 173-183, 1990.
[20] N. Verma and A. Chandrakasan, “A 25µW 100kS/s 12b ADC for Wireless Micro-Sensor Applications,” ISSCC Dig. Tech. Papers,pp. 222-223, 2006.
[21] W. C. Song, H. W. Choi, S. U. Kwak, and B. S. Song, “A 10-b 20-Msamplels Low-Power CMOS ADC,” IEEE Journal of Solid-State Circuits, vol. 30, pp. 514-521, 1995.
[22] Y. Chen, S. Tsukamoto, and T. Kuroda, “A 9b 100MS/s 1.46mW SAR ADC in 65nm CMOS,” IEEE ASSCC Dig. Tech. Papers, pp. 145-148, 2009.