多通道棘波輸入

在棘波分類系統中，神經元訊號之採樣頻率往往使用較低的頻率，其普遍 使用了 1 秒 24000 個採樣點為其採樣頻率。使用較低的採樣頻率有著較低的硬 體資源使用量，且在棘波偵測這部分也仍然能維持著高精確度的結果，然而由 於 GHA 電路的運算時間較採樣時間短，導致系統大部分的時間皆維持著閒置的 狀況。為了更加善用硬體資源以及增加對神經源訊號的處理能力，而有了多通 道棘波輸入的提出，多通道棘波輸入能夠使系統同時接收多隻探針所收到的神 經源訊號，並加以計算處理。

接下來我們將以舉例的方式來說明單通道棘波輸入與多通道棘波輸入的差 別；首先需要對一些會使用到的符號來做定義。如本論文 2.3 章節所說，𝐱(𝑛)為 GHA 第 n 筆輸入棘波，本章節假設𝑇_ℎ 為第ℎ通道中𝐱(𝑛)與𝐱(𝑛 + 1)所相差之時 間，P 為 GHA 訓練一個突觸權重值所需要之時間。而因為𝑇_ℎ是由 NEO 單元何 時偵測到棘波來決定其值，因此並不是一個固定的時間，但由於 GHA 單元的運 算速度極快，在單通道棘波輸入的情況下(如圖 2.3 所示)，𝑇_ℎ將會遠大於𝑃，而 導致 GHA 電路大部分時間皆為閒置的狀態，如圖 2.4 中表示。

圖 2.3 使用單通道棘波輸

channel 1

Sampling NEO GHA

圖 2.4 單通道棘波輸入時序示意圖

為了增加硬體資源的使用率，而使用了多通道棘波輸入(如圖 2.5 所示)。我 們假設通道 3 為參考通道，且通道 5、通道 8 也在時間𝑇₃之內被偵測出棘波，

由於 GHA 單元一次計算一個通道，所以此時只能計算通道 3 的資料，但在完 成通道 3 的運算後，即可將剩下的閒置時間(𝑇₃− 𝑃)拿來運算通道 5 和通道 8 的 棘波資料(如圖 2.6 所示)。本論文藉此方式來增加硬體的資源使用率。

圖 2.5 使用多通道棘波輸入

P

𝑇

channel 1

Sampling channel 2

channel 16

∙∙∙ ^{NEO GHA}

x(n) x(n+1)

GHA for ch1

x(n)

idle

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圖 2.6 多通道棘波輸入時序示意圖

x(n+1)

x(n) 𝑇

P P P

GHA for ch3

x(n)

GHA for ch5

x(n)

GHA for ch8

x(n)

idle idle

2.5 Clock Gating

人類控制四肢之神經元間的訊號傳遞大約都在數百個毫秒以內[3]，因此棘 波分類系統必須要具備著即時且有高速運算的能力。而因為棘波分類系統為植 入人體之設計，在高速的運算下其系統所產生之廢熱

會嚴重的影響到人體之細胞，為了使系統功率消耗能夠降低，本論文使用了台 積電 90 奈米的製程技術，其在靜態漏電方面有著良好的表現，然若想再降低整 體功率消耗，則可以使用 Clock Gating 之方法來降低動態功率消耗，進而降低整 體功率消耗。

Clock Gating 常被用於同步式的電路設計中，其主要目的為降低動態功率消 耗(dynamic power dissipation)。Clock Gating 藉由增加控制單元與邏輯電路來調 整 clock 於系統中的電位高低，進而達到降低動態功率消耗之目的。若將此技術 用於 D-Type flip-flop，當沒有時脈之電位變化時，則 D-Type flip-flop 不會去檢 查其自身狀態。由於 D-Type flip-flop 檢查自身狀態會產生動態功率消耗，因此 當不檢查狀態時，即只剩下靜態功率消耗(leakge power dissipation)，Clock

Gating 藉此方式來降低整體電路之功率消耗。

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圖 2.7 Clock Gating 運用於 D-Type flip-flop 之關係圖

圖 2.7、圖 2.8 中有 clk、enable、clk_gating 等訊號，clk 為系統之時脈，enable 為由控制單元所發出之控制訊號，clk_gating 則是經過處理之後給 D-Type

flip-flop 所用之時脈訊號。

圖 2.8 表示了 Clock Gating 之運作時序圖：

(1) 當 clk 訊號正緣觸發時，因為 enable 訊號維持於低電位，所以 clk_gating 訊 號也維持於低電位。

(2) 當 clk 訊號正緣觸發時，因為 enable 訊號維持於高電位，此時 clk_gating 訊 號即隨著 clk 訊號做高低電位的變化。

(3) 當 clk 訊號正緣觸發時，因為此時 enable 訊號已經切換為低電位，所以 clk_gating 訊號固定於低電位，不隨著 clk 訊號電位的高低起伏變換而有切換 的動作。

DFF clk

enable

input output

clk_gating

clk

圖 2.8 Clock Gating 之時序運作圖

clk

enable

clk_gating

(1) (2) (3)

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