第一章 緒論
本章節主要探討本論文的研究背景與動機、研究目的與方法，並簡單說明 各章節的主要內容。
1.1 研究背景與動機目的
棘波(Spike)又稱作動作電位(Action Potential)，為當細胞膜內鈉鉀離子產生 變化時所造成的電位差，而棘波序列(Spike train)則是由神經元細胞在連續時間 上所發出的動作電位訊號。通常會透過在人體內植入的微電極探針來進行訊號 採樣，採樣到的訊號為探針周圍神經元細胞所發出的訊號總和，而棘波分類的 目的就是將這些來自不同神經元發出的混合訊號加以分類、使用。棘波分類可 應用在腦機介面(Brain Machine Interface，BMI)[1]或是提供給身體四肢癱瘓之患 者行動的能力，若肢體障礙人士想藉由腦部控制人工義肢來運動，則此系統必 須具備即時且快速計算棘波分類結果的能力，因為一般正常人操縱四肢軀幹神 經元間的訊號傳遞大約都在數百個毫秒以內[2]。此外，晶片大小、功率消耗以 及散熱都必須在設計的考量範圍。
一個普遍的硬體設計做法是將電路設計於現場可程式化邏輯閘陣列 (Field Programmable Gate Array , FPGA) [3]，其可經由簡單的合成繞線佈局，快速重複 地燒錄至 FPGA 晶片上進行驗證，使得可以大幅降低 NRE (Non-Recurring
Engineering) cost 進而縮短研究開發時間。然而棘波分類系統之晶片需要植入人 體，對於晶片的面積以及功率消耗有著嚴苛的要求，若使用特殊應用積體電路
(Application Specific Intergrated Circuit， ASIC)來進行設計，則可以得到比使用 FPGA 設計還要更好的表現。 以 ASIC 來設計雖然開發時間較以 FPGA 設計為 長，但其有著比使用 FPGA 設計更小的體積、重量更輕、功耗更低、性能較 高、成本較低等等諸多優點，用於有需要植入人體用途之晶片為在適當不過。
目前也有許多以 ASIC 為基礎的硬體架構提出，如架構[4,5,6,7]等。其中架 構[4]使用高低峰值來進行棘波偵測。[5]使用(Nonlinear Energy Operator , NEO)法 則進行棘波偵測，並加上 Maximum-minimum 法則來進行特徵擷取。[6]實作了 一類比數位之混合系統來進行棘波分類。[7]則使用了傳統主成分分析法則
(Principal Component Analysis , PCA)。這些架構普遍有著使用了過舊的製程，導 致晶片面積和功率消耗表現不佳[4,5]，或著是通道數量不足[7]，導致運算吞吐 量過低等等缺陷。本論文使用了台積電 90nm 製程，其有著低靜態功率消耗的特 性，並且在合成後之晶片面積也有著良好的表現。
本論文所提出之棘波分類架構包括了棘波偵測與特徵擷取這兩部分，此架 構可以即時的方式對輸入的棘波序列進行棘波之偵測，並對偵測到的棘波進行 特徵擷取、計算主成分等等。棘波偵測的部分本論文採用 Nonlinear Energy
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Operator , NEO)[8]來進行偵測，其有著高精確率與低資源消耗等特性，為近年來 棘波偵測之主流。接著會將偵測到的棘波經由 Generalized Hebbian Algorithm,
GHA)來進行特徵擷取，與傳統主成分分析法則 (Principal Component Analysis , PCA)相比，GHA 有著較高的效能是因為避免了需要計算共變異數矩陣
(covariance matrix) 的複雜過程。在特徵擷取這部分本論文為將[12]所提出之以 FPGA 為基礎的棘波分類硬體架構修改為以 ASIC 為基礎的即時棘波分類硬體架 構之設計，進而在晶片面積以及功率消耗上獲得更好的表現。
目前已有提出許多針對棘波偵測應用的 NEO 架構，其最早被提出於[8]，
NEO 有著簡單實作同時又能維持著高精確度的表現，因此被廣泛運用於棘波偵 測[9,10,11]。然而上述之架構皆為單通道棘波輸入，在實際應用時少則 3、4 根 微電極探針多則 7，8 根探針之情況實在不敷使用，本論文提出使用 NEO 法則 並且支援多通道棘波數入，對於實際情況上有著顯著的幫助。
此外除了 NEO 架構，亦有許多針對紋理圖辨認與臉部辨識應用的 GHA 架 構 [12,13,14]。雖然有些架構可能可以直接被應用在棘波分類領域當中，但部分 架構因為高 area cost 或較長的 latency，使得其並不適用於棘波分類當中。架構 [15] 於 GHA 訓練過程中可同時計算所有輸入向量所對應的輸出結果，雖然其可 提供較高的產量輸出，但也造成該架構隨著輸入向量維度增加，area cost 將呈線
性成長。相反地，架構 [16] 提出一次只傳送一筆輸入向量。雖然該作法能讓該 架構有著較低的 area cost，但隨著輸入向量維度增加其 latency 亦將呈現線性成 長。架構 [17] 將輸入向量切成幾個較小的區塊，一次僅運算一個區塊，該架構 設計有著低 area cost 與高速計算兼具的優點。然而為了支援本論文之多通道棘 波數入，需要增加許多記憶體單元的硬體使用，而造成了高 area cost 的結果。
因此，若要將 NEO 與 GHA 整合使用於多通道之設計中，勢必要想辦法降 低 area cost。本論文採用 [18] 提出的辦法，可逐步地計算權重係數，有效地降 低了 area cost。此外，不同權重係數間所需的共同因子將使用同一塊電路事先運 算好，這亦能降低硬體資源的消耗，也因為這個事先運算的步驟讓後續權重係 數的計算得以加快。
最後為了實際驗證本論文之棘波分類硬體系統架構的有效性，本論文將在
SYNOPSYS Design Compiler[19]上實作一套棘波分類系統，並使用 Mentor ModelSim 來進行 RTL-level 與 Gate-level 時序上的模擬，最後再使用 SYNOPSYS PrimeTime 來進行功率的量測。本論文亦會使用 Matlab
來進行軟體上的實做，用以確定硬體模擬結果與軟體模擬結果正確一致符合我 們的預期，經過實驗之後，實驗結果也確實證明本架構對於棘波分類有著較高 效能、較低的晶片面積以及較低的功率消耗。
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1.2 全文架構
本篇論文共分五個章節，以下為各章節之內容概述:
【第一章】緒論
說明本論文的研究背景、動機、目的、方法以及全文架構。