ㄧ、計畫摘要
本計畫為總計畫「無線網路多媒體應用平台之研究」中，研發「無線通訊模組（RFIC）
之研製」的子計畫。計畫目的在於研發使用於可程式無線通訊收發機之 CMOS RFIC，共計 完成 2.4GHz 正交相位電壓控制振盪器、類比控制之 DC~100MHz 可變增益放大器、應用於 MBOA Group1 之低雜訊放大器、內嵌電源開關之 1.8/2.4GHz 可變增益 PA 與 T/R Switch 整合電路、以及 2.4 / 5.2 / 5.8 GHz 功率放大器等五顆 RFIC 的研究開發與製作。
五顆晶片當中，「2.4GHz 正交相位電壓控制振盪器」係使用 TSMC 0.25um1P5M CMOS 製程製作，「應用於 MBOA Group1 之低雜訊放大器」使用 TSMC0.181P6M 製程製作，其 餘三顆則使用 UMC 0.18um 1P6M CMOS 製程製作。在設計方面，則使用本次計畫與 93 年度教育部重點特色計畫所合購之 Agilent 射頻電路模擬軟體 ADS（Advanced Design System）、以及 cic（國家晶片實現中心）所提供的 HSPICE 做晶片設計的模擬工作，並且 使用 cic 所提供的佈局與驗證軟體（Cadence、Calibre）做晶片的佈局與除錯，最後再將 設計完成的積體電路佈局上傳給 cic，由 cic 代為接洽台積電（TSMC）與聯電（UMC）
等 IC 代工廠，進一步完成晶片的製作。
在無線通訊系統中，頻率合成器(Frequency Synthesizer)，扮演著極為重要的角色，
適用於多頻段、普及性佳的積體化頻率合成器，將是未來通訊設備的新趨勢，也將是未 來通訊設備的關鍵性元件。而多頻道、普及性佳意味著頻率合成器必須接受單晶片微控 制器、或者是 DSP 的操控，因此，頻率合成器除了應該具備有基本的相位頻率檢測器(Phase Frequency Detector，PFD)、與電荷幫浦(Charge Pump)之外，應該還要具備可程式除頻 器(Programmable Frequency Divider)、可程式參考信號除頻器(Programmable Reference Divider)、電壓控制振盪器(Voltage Control Oscillator)、以及串列轉並列介面(Serial Parallel Interface，SPI)等電路，然而，經查詢 cic 網站，發現歷年申請製作晶片資 料當中，並無如此完整之晶片製作成功。
另一方面，在無線通訊的運用上，功率放大器電路設計的基本考量為線性度及效率
問題。線性度影響了訊號的輸出品質，而效率決定了電池壽命及通話待機時間。由於放 大器的線性度及效率兩目標相互衝突，所以須在規格內作適當取捨。其線性度視通信系 統所採用調變系統而定，這裡所謂調變系統，則如展頻通信、調頻、調項等。以 Class A 的功率放大器為例，功率放大器設計時必須注意下列幾項考量：1、元件的選擇；2、偏 壓的設計；3、功率圓及穩定度分析；4、1dB 功率壓縮點（P1dB）；5、三階截斷點（OIP3）。
然而，CMOS 的製程具有低崩潰電壓(breakdown voltage)及高膝部電壓(knee voltage) 特性，且越先進的製程中，此兩項特性趨勢越明顯，卻讓功率放大器越不容易被整合在 CMOS RFIC 之內，以及輸出功率受到限制。
另外，運用 CMOS 標準製程製作 FET Based T/R Switch 時，除了 Insertion 較大及 Power handing capablity 較弱之外，發射端與接收端之隔離度方面的問題，也是一大問題，因 此，我們預計嘗試著內嵌電源開關電路，當收發機進入接收狀態時，由內嵌的 MOSFET 關 閉功率放大器之第一級、以及第二級的電源，以增加接收端與發射端的隔離度。
於是，本子計畫將計畫目的設定在設計製作適用於零中頻(zero-IF)收發系統且可程 式之多頻道、可調增益 RFIC。這裡，所謂的零中頻(zero-IF)收發系統，其方塊圖如圖 4.1 所 示 ， 主 要 包 括 功 率 放 大 器 (Power Amplifier) 、 低 雜 訊 放 大 器 (Low Noise Amplifier)、混波器(Mixer)、收發切換開關(T/R switch)、頻率合成器(Frequency Synthesizer)、可變增益放大器(Variable Gain Amplifier)等電路。
圖 4.1 零中頻(zero-IF)收發系統方塊圖
又圖中紅色方框的部分，就是本計畫所製作的 RFIC，包括有「2.4GHz 正交相位電 壓控制振盪器」、「類比控制之 DC~100MHz 可變增益放大器」、「應用於 MBOA Group1 之低
BPF LNA MIXER LPF VGA
T/R Switch
PA BPF
MIXER Power Control
D/A CONVERTER Amp
Planar Antenna
(一). 3.1 2.4GHz 正交相位電壓控制振盪器
頻率合成器(Frequency Synthesizer)是收發系統的核心電路，必須先有好的頻率合 成器，才能夠有好的無線收發機。有關頻率合成器的方塊圖，如圖4.1所示，主要是由 Programmable Counter與Swallow Counter ， 對電壓控制振盪器(Voltage Controlled Oscillator，VCO)的輸出訊號做除頻的動作，除頻後的訊號(以下以Fdiv代表)與穩定的 石英振盪器(Crystal Oscillator)所提供的參考訊號(以下以Fref代表)，一起送進PFD做 相位頻率的比較。
此時，假若Fref的相位頻率超前Fdiv的相位頻率，PFD的Up輸出端便會將相位相差的 結果輸出，此訊號會對Charge Pump做充電動作，使VCO的頻率能夠上升；相反地，假若 Fdiv的相位頻率超前Fref的相位頻率，PFD的Dn輸出端便會有訊號輸出，經由Charge Pump 之後使VCO的頻率能夠下降。不斷地利用此方式，便可實現VCO鎖頻的動作。
由於PFD是以on、off的型式對Charge Pump做充放電的動作，充放電的過程中由於電 晶體on、off的緣故，會有高頻訊號的雜訊出現，為了預防此雜訊干擾到VCO，因此會在 Charge Pump與VCO之間加入Low Pass的Filter。
至於VCO要鎖定在什麼頻率？相位比較器要以什麼速率動作？這些就由改變信號 Program Counter
Swallow Counter P
Vc
Vm RC/CR
相移電路 量測其相位雜訊（phase noise）與四相信號的相位誤差。
圖 4.4 (a) VCO 佈局圖 (b)晶片照片圖
(二). 3.2 類比控制之 DC~100MHz 可變增益放大器
可變增益放大器又叫做 VGA（Variable Gain Amplifier），主要功能在於放大基頻信 號，並且要隨著基頻信號的強弱調整放大倍數（增益），以便提供一個幾乎是等振福的基
其電路的架構如圖 4.5 所示，主要包含了三個電路，一為 OPA 電路，另一 Dummy OPA 電路及一比較器。主要原理是利用兩組相同架構的運算放大器 (如圖中藍框所圈)，組成 一個放大倍率監控電路，及一個真正的信號放大器，在圖中所紅色框圈起來的部分，用 來放大監控倍率以用來修正實際輸出的倍率，放大的比值為 Vcontrol 與 Vref 的電壓比。
舉例來說，當 Vref=10mV，而 Vcontrol 設定為 40mV，則 Dummy OPA 電路 Vopaout 的輸 出電壓增益等於 Vref*放大倍率，使得 Vopaout 追隨至與 Vcontrol 接近的電壓，而因為此 監控電路的放大器為實際放大器的複製電路，兩者特性完全一樣，而放大倍率就為 Vcontrol/Vref，因此 VGA 的增益就能得知，此設計之類比控制 VGA 放大倍率範圍從 0~20dB，訊號振幅 Vin 為一弦波，操作頻率為 DC ~100 MHz。
圖 4.6(a)為晶片佈局圖、(b)則為打線之後的晶片照片。本晶片使用聯電 UMC 0.18um 1P6M CMOS 製程製作。
圖 4.6 (a) VGA 之佈局圖 (b) 打線後的晶片照片
又本計畫使用一示波器與高頻訊號產生器來進行晶片的測量。由訊號產生器提供訊 號到圖 4.5 的 Vin，同時將 Vout 接至示波器，利用外部電壓 Vref 與 Vcontrol 來控制實際 訊號放大器之輸出增益。如圖 4.7 所示，當訊號產生器提供一 100MHz、電壓為 144mVp-p 之信號給 Vin，並且將 Vref 與 Vcontrol 控制在相同電壓（也就是希望 VGA 的 gain=1），
圖 4.7 (a) Vinp-p=144mV@100MHz (b) Voutp-p=192mV@100MHz
再如圖 4.8 所示，當訊號產生器產生之頻率為 100MHz、電壓為 144mV，並且將 Vcontrol 控制在 10Vref（也就是希望 VGA 的 gain=10），經由示波器觀察 Voutp-p 為 1.36V，
此時，得到實際真正訊號放大器之增益 9.4 倍。顯示晶片確實正常動作，並且很接近原始 設計的功能，換句話說，晶片製作相當成功。
圖 4.8 (a) Vinp-p=144mV@100MHz (b) Voutp-p=1.36V@100MHz
(三). 3.3 應用於 MBOA Group1 之低雜訊放大器
低雜訊放大器簡稱 LNA（Low Noise Amplifier），通常使用在無線接收機的輸入端，
其要求重點通常在於放大接收機所接收到的微弱信號的同時，要將放大器本身所產生的 雜訊降到最低。圖 4.9 所示為本電路架構，輸入架構主要由 NMOS2，NMOS3 採用疊接 架構組成一放大器，一方面疊接架構最大的好處是能減少放大器的米勒效應對高頻響應 的影響，可得到較高頻的高頻增益，另一方面由於電晶體疊接產生較高的隔離度，使得 輸入與輸出阻抗可以較容易與訊號和負載阻抗達到阻抗匹配。再來是由 PMOS1，
PMOS2，NMOS1，R1，R2，R3 來構成一個電流鏡(current mirror)，提供整個電路有一個 固定電流原，間接也提供一偏壓來驅動 NMOS3，其中 R1，R2 用來限制電流鏡之電流。
輸出架構採用共源級電壓回授式偏壓電路，以增加頻寬與穩定度，及降低雜訊及諧波失 真。
圖 4.9 應用於 MBOA Group1 之低雜訊放大器架構圖
圖 4.10 為本晶片典型（TT：Typical/typical）的特性表，由表中可以看出，除了 在高頻段時 Noise Figure 稍微超過 MBOA 的規範之外，其餘特性大致符合要求。
TT(1.62V/常溫/電阻電容無 偏移)
MBOA 規範
Power Consumption 9.153 mW <21 mW Input Return Loss(S11) >12 dB >10 dB Output Return Loss(S22) >11 dB >10 dB Gain(S21) >13 dB >10 dB
NF 2.0~4.5 dB <3.0 dB
穩定度(Mu) >1 >1
OIP3 -2.1dBm >-20 dBm
Output P1dB >-14 dBm >-30 dBm
BW 3 GHz ~ 5 GHz 3.168 GHz ~ 4.752 GHz 圖 4.10 應用於 MBOA Group1 之低雜訊放大器之特性總表
本晶片使用 TSMC 0.18um 1P6M CMOS 製程製作，其晶片佈局圖如圖 4.11(a)所示，打 線後的晶片照片則如圖 4.11(b)所示。
圖 4.11 (a) 3~5GHz LNA 之佈局圖 (b) 3~5GHz LNA 打線後的晶片照片
晶片的量測使用 Agilent E8753E 的向量網路分析儀，量測結果之 S-parameters 如 圖 4.12 (a)~(d)所示。圖中顯示，晶片在 3~4.2GHz 時，其增益（S21）都在 10dB 以上，
只是 4.2GHz 以上的增益往下掉，猜測應該是量測上的問題，目前還在想辦法改善量測環 境，如印刷電路板重新製作，匹配電路重新設計等等。
(a)S11 (b)S22
(c)S21 (d)S12 圖 5.12 MBOA group1 LNA 之量測結果
(四). 3.4 內嵌電源開關之 1.8/2.4GHz 可變增益 PA 與 T/R Switch 整合電 路
圖 4.13 所示為本子計畫所設計之 1.8/2.4GHz 可變增益功率放大器（PA：Power Amplifier）與 T/R switch 整合電路的架構方塊圖。其主要包含三級的功率放大器、T/R switch 與 Gain Control 三大部分。其中，三級的功率放大器並且包括一個 PMOS 的電源 開關，以便在不使用 PA 時關閉 PA 的待機電流，以節省能源並且提高 PA 的隔離度。Gain control 的方法則如圖 4.14 所示，以改變 NMOS 的源極串接電阻來改變 NMOS 的增益。
晶片係委託聯電使用 UMC 0.18um 1P6M CMOS 製程製作，圖 4.15 所示為晶片打線 之後的照片。圖 4.16 則是使用 Agilent E8753E 量測的結果。圖中顯示匹配尚待改進，
不過 1.8GHz 部分的增益已經顯現，證明晶片已經可以 work，至於特性未達原先設計的要 求，應該還是量測環境的問題，目前還在繼續進行除錯的工作。
圖 4.13 內嵌電源開關之 1.8/2.4GHz 可變增益 PA 與 T/R SW 整合電路的系統架構圖
圖 4.14 Gain Control 電路圖
圖 4.15 打線後的晶片照片
(a) S11 (b)S22
(c) S21 (d)S12 圖 4.16 量測結果之 S 參數
(c) S21 (d)S12 圖 4.16 量測結果之 S 參數