Chapter 2 矽鍺特性機制之描述
3.3 實驗步驟
定義出來，接者我們使用NDL的氧化矽乾蝕刻系統( oxide etcher )通入Ar、CF4、 O2等氣體去蝕刻我們不需要的薄膜。接下來我們先利用LPCVD去沈積一層很薄
產物SiBrx將會產生反應而形成一層SiBrxOy薄膜回沈積在我們的側壁上，由於只
值得一提的是，以熱磷酸對氮化矽及二氧化矽的蝕刻選擇比( selectivity )約是 20:1，且對於蝕刻速率約為每分鐘 60 Å。
之後我們定義第二道光罩，把原本我們在氮化矽四周所存在的矽鍺奈米線，
移除兩個平行的結構，因為我們將來量測電信時不會因為形成迴路而造成不能工 作的情形，如此我們便完成我們的矽鍺奈米線的製作了。接著我們便是製作最後 鋁電極的定義了，我們做第四道光罩定義出我們的接觸孔( contact hole )分別定義 在矽鍺奈米線之兩端，再利用thermal coater 去鍍上一層鋁約 5000 Å 當作我們的 金屬電極，最後我們定義出我們最後的一道光罩就是拉出鋁接線( Al pad )，把多 餘的鋁用濕蝕刻去移除。鋁導線在半導體製程中作為導電層材料，濕式鋁層蝕刻 可使用多種無機酸鹼來進行，而已硝酸、磷酸及醋酸之混合溶液其蝕刻速率最為 穩定，目前被廣泛運用在半導體製程中．主要之製程原理是利用硝酸氧化鋁金屬 層之後，在與磷酸形成磷酸鋁溶於水中：
2Al + 6HNO3 → Al2O3 + 3H2O + 6NO2
Al2O3 + 2H3PO4 → 2AlPO4 + 3H2O
最後為確保鋁能完全鍵結在一起，我們需做最後一道步驟將我們的 wafer 放 進爐管中做sintering 溫度維持在 400 度下 30 分鐘。
Heating Coils wafers
圖3-1 薄膜沈積系統。
圖 3-2 isotropic & anisotropic。
PR Film
Substrate
Anisotropic
PR Film
Quartz Tube
Gas flow
PR
Substrate
PR Film
Isotropic
圖 3-5 Auger Electron。
圖3-6 Auger Electron Spectroscopy。
圖 3-7 (a) 定義第一道光罩。
圖3-7 (c) 利用乾蝕刻方式蝕刻矽鍺。
Si SiO2
Si3N4
SiO2
Si
Si
Si3N4 SiO2
圖3-8 (d) 使用H3PO4蝕刻Si3N4。
圖 3-8 光罩製作過程。
第四章 實驗結果與討論
4-1 前言
在第三章中我們詳細說明了整個製作矽鍺奈米線的過程，本章中我們將分析
4-2 成分分析
經過上述的製程，我們先以LPCVD系統去沈積我們的矽鍺薄膜，然而我們
4的氣體含量和 4
分相對比例，將利用 去分析如圖 。
Time 2
其製作的結果以及實驗的數據加以討論分析並且提出改善電性的方法。
試著通入不同的GeH SiH 的含量比去比較我麼矽鍺薄膜組成的成
ESCA [4-1][4-2]
Temp SiH4 GeH4
550 60 10 0 分鐘
圖4-1(a) SiGe ESCA 成分分析之一。
Temp SiH4 GeH4 Time 550 60 14 20 分鐘
圖4-1(b) SiGe ESCA 成分分析之二。
我們從Si Binding Energy可發現 101 ev時出現一個peak，可能原因為在表面 除了
完矽鍺薄膜時，我們將以成長好的薄膜去做 Auge
Si外可能存在SiOx等其他成分組合，導致出現了其餘的peak。然而從幾次實 驗中我們發現，使用LPCVD系統沈積矽鍺薄膜時因機台不穩定，導致矽鍺濃度 在同一條件下不全然相同，且沈積的品質也沒有UHVCVD好，所以我們決定採 用UHVCVD系統沈積矽鍺薄膜。
當我們使用 UHVCVD 沈積
r 成分分析，去驗證我們薄膜組成並可作定量分析。由 Auger 分析我們可精 準的得知在1142 Kinetic Energy 附近有一個 peak 即是鍺元素所存在的區域，且 我們由[圖 4-2(a)]還可得知其組成元素成分主成包含矽以及背景成分碳和氧。之 後我們將其矽鍺薄膜放進爐管做乾式氧化沈積溫度1050 度，氧化時間設定為 90 秒，之後也將其薄膜做 Auger 分析[圖 4-2(b)]，從兩張圖中我們明顯發覺其鍺的
peak 提高許多，證明了我們利用氧化可將鍺的濃度提高，我們可證明鍺的確有 condensation 的現象發生。
圖4-2(a) 矽鍺薄膜氧化前的 Auger 分析。
圖4-2(b)矽鍺薄膜氧化後的 Auger 分析。
4-3 結構分析
由 SEM image 我們可以清楚的看到一個結果，當我們使用 TCP 蝕刻矽鍺薄 的機制，為確保把不需要的矽鍺薄膜吃乾淨，所以我們使
用 的一種機制 此將導致我們蝕刻時間過久，將造成我們矽鍺奈米線被蝕
刻吃斷掉 圖 。針對這個問題，我們將蝕刻最後一步驟 的時間縮短由
秒縮短到 秒，如此便可作出我們的矽鍺奈米線 圖 ，我們可觀察到矽鍺奈
米線為 左右。
膜時，因有end point
OE ，如
[ 4-3] OE 20
5 [ 4-4]
90 nm
圖4-3 SEM image of SiGe spacer of overetch。
圖4-4 SEM image of SiGe 90 nm nanowire。
4-4 電性分析和結果
經由上述製程我們可的量到一組Vd-Id的電性圖[圖 4-5]，從圖中我們可以知 道電流分佈大小從-3 nA到 3 nA之間。電流值相當小我們推測可能原因就是我們 的元件未經任何處理，所以我們接者將把元件去做退火的動作，650 度恆溫 24 小時，我們也將其做電性的量測[圖 4-6]，我們發現其電流值從 3 nA上升到 6 nA 左右，提高將近一倍，我們可推測其可能原因為，當我們利用乾式蝕刻的方式去 蝕刻我們的矽鍺奈米線時將對我們奈米線的表面造成損傷，所以經由anneal退的 動作下，可去從新修補我們的表面損傷。但我們也發現Vg控制能力不明顯，我 們可推測其原因就是當我們製作過程時，因我們使用bottom gate的方式，在元件 製作過程中先沈積一層2000 Å的SiO2和500 Å的Si3N4，如此導致我們的gate oxide 很厚，所以gate voltage對我們的current較沒影響力，所以從Vd-Id圖中可觀察出來。
圖4-5 矽鍺奈米線未經任何處理的Vd-Id電性圖。
圖4-6 矽鍺奈米線anneal後的Vd-Id電性圖。
其後，我們使用乾式氧化的方式將矽鍺奈米線放入爐管升溫到 1050 度，通 入O2製程時間設定為90 秒，之後使用BOE蝕刻生成的二氧化矽薄膜。並接者量 其電性[圖 4-7]，我們明顯的觀察到電流值上升約 100 倍，可解釋其原因就是當 我們升溫時如同anneal的機制可修補其表面損傷，其二就是當我們氧化時，Ge condensation所以Ge濃度上升所以我們電流也相對的提高，最後就是當我們矽鍺 薄膜厚度降低時，我們可知其電洞遷移率變大也就是說存在在矽鍺薄膜中的 dislocation變少，所以電流變大。綜合上述幾點我們可解釋為何我們氧化時電流 也相對上升。
圖4-7 矽鍺薄膜氧化後的Vd-Id電性圖。
4-5 元件特性的改善 ( ion implantation )的方式，改善矽鍺奈米線與接觸窗( contact hole )金屬電極間的 接面特性。接著使用回火( anneal )程序使佈植離子回到我們所需位置，讓佈植離
本研究委託國家奈米元件實驗室進行離子佈值動作︰中電流源離子佈植系
c (x)=ion concentration per(atoms/cm2)
RP
V = projected ion range Φ= ion dose (ions/ cm2 )
圖 4-8 離子佈值投影範圍RP 圖。
經計算後可得到離子佈值劑量大約為1.25＊1014，投影深度為500 nm。
熱退火( Anneal )是金屬冶煉上應用廣泛的材料加工技術，它的原理是利用熱
能( Thermal Energy )將物體內產生內應力的一些缺陷加以消除。所施加的能量將 增加晶格原子及缺陷在物體內的振動及擴散。在佈植期間吸收大部分入射離子的 能量，引發晶格原子移動。欲使原子排列得以重整，物體得以藉由缺陷的消失而 進行再結晶( Re-crystalline )，甚至成為單晶的晶體( Single Crystal )。一般的熱退 火過程，大致上可以以溫度的高低而區分三個階段：復原、再結晶、晶粒成長。
由於離子佈值所產生的晶格破壞和脫序現象，會對半導體元件特性的造成嚴重影 響，如導電率和遷移率等都會改變。加上值入的離子只會存在於晶格間隙間，並 不會置換原有原子的位置，所以並不會顯現出其導電特性，故須將離子植入做一 回火修補。我們使用 p-type 爐管，進行熱退火動作製程時間為30分鐘溫度為950 度。
第五章結論與未來展望
在本論文實驗中，我們成功的使用UHV-CVD方式長出我們的矽鍺薄膜並且 利用side wall spacer的方式製作了寬約80-100 nm的高約60-80 nm的矽鍺奈米線，
我們也從此實驗得到幾個結論：第一我們利用Ge condensation可以得到較高濃度 的Ge含量、第二經由anneal的步驟我們可發現SiGe nanowire的電流約上升了2倍 左右，我們猜想可能原因是，當我們進行anneal時，利用高溫退火可去修補我們 SiGe nanowire的表面經由乾蝕刻電漿製程所造成的破壞，所以可使我們的SiGe nano -wire的電信加以改善，第三我們可發覺當我們利用Ge condensation的機制使 Ge concentration提高時，其電流大幅度上升約上升100倍，我們解釋其原因為當 溫度升高時一方面可補表面損傷另外一方面Ge condensation，加上矽鍺薄膜厚度 減少時將造成其電洞遷移率變大，因為dislocation減少之緣故，所以電流上升。
未來我們研究可嘗試將我們的SiGe nanowire的製程更理想化、如改良我們光 罩設計，使我們的製程量率提高。另外我們可藉由Ge condensation技術[28]，利 用高溫長時間的乾氧化的方式，製作出純Ge的Ge nanawire，並且去控制我們的 Ge薄膜的厚度。最後對於我們的nanowire的表面保護，我們可在我們的奈米線上 製作一層保護層( passivation )，如利如ONO結構或氫原子或氘原子去加以修補我 們表層的傷害，嘗試將我們的奈米線的特性加以改善。
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