矽鍺薄膜的製作

早期應變矽的研究都以磊晶矽薄膜於矽鍺基板上，接著元件製作於應變矽薄 膜上，因此應變矽薄膜或底下的矽鍺虛擬基板( SiGe virtual substrate )品質好壞直 接影響元件特性。這裡先簡單介紹矽鍺磊晶的製作。沉積單晶矽鍺方式主要分為 化學氣相沉積( chemical vapor deposition，CVD )與分子束磊晶( molecular beam epitaxy，MBE )[圖2-5]二種。C V D方式有常壓化學氣相沉積( atmospheric pressure CVD，APCVD )、超高真空化學氣相沉積( ultra high vacuum CVD，UHV-CVD ) 或快速昇溫化學氣相沉積( rapidthermal CVD，RTCVD )等等；而MBE可區分為 固體源( solid source )與氣體源( gassource )MBE等等。諸多磊晶系統的主要差異 為沉積壓力、溫度與矽鍺來源。除了固體源MBE，矽鍺晶體成長來源可以是SiH4、

由[19]我們可得知當Strained Si on relaxed Si0.75Ge0.25時由於Biaxial tensile strain效應[圖 2-6]，使得價電帶分離( heavy hole、light hole、spin-orbit )[圖 2-7]，

導致Eg減少，且heavy hole的能帶頂端曲率明顯因壓縮力作用而增大，根據量子 力學我們知道能帶曲率越大其等效質量就變小，所以其電洞遷移率變大。可是在 此我們也發現有較高的漏電，由於矽鍺晶格的不匹配導致會產生dislocation的產 生所以漏電較一般傳統矽為高。當我們增加鍺濃度比例時，其能帶間隙會愈來愈 小，使異質接面處價電帶偏移ΔEv變大，可形成電洞侷限力佳的深電洞井，使我

們的載子傳輸將提高。

矽 材 料 未 受 到 應 變 作 用 前 ， 導 電 帶 上 的 6 個 能 谷 其 能 量 簡 併( energy degenerated )，而價電帶上的重電洞( heavy hole，HH )與輕電洞( light hole，LH ) 帶其能量亦簡併。當施加雙軸伸張應力時，平面上(in-of-plane)的晶格被拉長而 垂直方向( out-of-plane )的晶格被擠壓，相對應到k 空間上 kx 與 ky 方向的能谷 ( fourfold degenerate，∆4 )能帶上升，而 kz 方向能谷( twofold degenerate，∆2 ) 能帶下降，因此電子大都分布於能帶較低的2能谷(有效質量較低)，除此外應變 引致能帶分離( strain-induced band splitting )一方面降低能谷間散射率( intervalley scattering rate，即光聲子散射率 )，另一方面降低導電帶的有效狀態密度，進而

會導致漏電現象的發生。第三種情況下就是當矽鍺中鍺濃度含量高於75%時，因 鍺的原子相對於矽較多所以將導致鍺完全和氧反應，一但鍺完全反應用完時，矽 會持續和氧反應將形成二氧化矽的薄膜且表面也將形成混合層，但此情況下我們 不會形成較高濃度的矽鍺層[圖 2-10]，所以這情形是我們不需要的。

2-5 鍺的濃縮機制( Ge condensation )

Shu Nakaharai et al在2003年中提出一篇研究關於如何去製作絕緣層上矽鍺 基板( SGOI )[22]。我們先沈積一層矽鍺薄膜於SOI( silicon on insulator )的基板 上，其中鍺的含量控制在15%，接者放入爐管中以乾氧化的方式經過高溫1050 度 的環境下，矽鍺原先的沉積厚度Ti與含量xo分別變成Tf與x，如[圖2-11]所示。利 用鍺總量於氧化前後維持一定，完成鍺含量較高、缺陷密度較低的SGOI基板。

此基板的製備可歸因於下列幾點：鍺為矽鍺的氧化物所排斥、氧化層可當作鍺擴 散阻擋層、高溫慢速率的氧化過程可抑制插排的產生、絕緣層上矽鍺層應力釋放。

圖 2-1 Si & Ge band gap & lattice parameter。

圖 2-2 SiGe 成長在 Si 上之時，因晶格不匹配的結果 在成長方向則增加，此種結構形變的形式稱之 為壓縮形變( compressive strain )。

圖2-5 MBE 系統。

圖2-6 Biaxial tensile strain。

圖 2-7 圖示 (a) valance band of bulk Si，and

(b) valance band of strained (tensile) Si。

圖2-8 未應變的( unstrained )矽材料受到雙軸伸張、雙軸壓縮、與單軸伸張及壓 縮應變後，導電帶與價電帶能帶結構變化簡單示意圖。

O2

第三章 矽鍺奈米線的製作

( UHV-CVD )，型號為ANELVA SRE-612、其真空度為 2×10^-10 torr、加熱溫度從 25～1000 ℃、使用氣體為SiH4、GeH4。因其在超高真空的環境下且製程溫度不

曝 光 兩 個 動 作 不 斷 重 複(step and repeat)， 將 5 吋 ×5 吋 方 形 光 罩 上 之 圖 生待測原子激發的頻譜。其X-ray 源：Mg Kα（1253.6 eV）或 Al Kα（1486.6 eV）

經由此頻譜我們可判斷其成分並且可大約作定量分析[圖 3-6]。最後做出的元件 我們將使用本實驗室的機台HP4155-6 量測出其 I-V curve 並施加不同閘極( gate ) 偏壓去探討此元件是否有閘極控制能力。其背景訊號大小約在50 fA 之下，所以 我們可精準量測出其數據。

3-3 實驗步驟 定義出來，接者我們使用NDL的氧化矽乾蝕刻系統( oxide etcher )通入Ar、CF4、 O2等氣體去蝕刻我們不需要的薄膜。接下來我們先利用LPCVD去沈積一層很薄

產物SiBrx將會產生反應而形成一層SiBrxOy薄膜回沈積在我們的側壁上，由於只

值得一提的是，以熱磷酸對氮化矽及二氧化矽的蝕刻選擇比( selectivity )約是 20:1，且對於蝕刻速率約為每分鐘 60 Å。

之後我們定義第二道光罩，把原本我們在氮化矽四周所存在的矽鍺奈米線，

移除兩個平行的結構，因為我們將來量測電信時不會因為形成迴路而造成不能工 作的情形，如此我們便完成我們的矽鍺奈米線的製作了。接著我們便是製作最後 鋁電極的定義了，我們做第四道光罩定義出我們的接觸孔( contact hole )分別定義 在矽鍺奈米線之兩端，再利用thermal coater 去鍍上一層鋁約 5000 Å 當作我們的 金屬電極，最後我們定義出我們最後的一道光罩就是拉出鋁接線( Al pad )，把多 餘的鋁用濕蝕刻去移除。鋁導線在半導體製程中作為導電層材料，濕式鋁層蝕刻 可使用多種無機酸鹼來進行，而已硝酸、磷酸及醋酸之混合溶液其蝕刻速率最為 穩定，目前被廣泛運用在半導體製程中．主要之製程原理是利用硝酸氧化鋁金屬 層之後，在與磷酸形成磷酸鋁溶於水中：

2Al + 6HNO3 → Al2O3 + 3H2O + 6NO2

Al2O3 + 2H3PO4 → 2AlPO4 + 3H2O

最後為確保鋁能完全鍵結在一起，我們需做最後一道步驟將我們的 wafer 放 進爐管中做sintering 溫度維持在 400 度下 30 分鐘。

Heating Coils wafers

圖3-1 薄膜沈積系統。

圖 3-2 isotropic & anisotropic。

PR Film

Substrate

Anisotropic

PR Film

Quartz Tube

Gas flow

PR

Substrate

PR Film

Isotropic

圖 3-5 Auger Electron。

圖3-6 Auger Electron Spectroscopy。

圖 3-7 (a) 定義第一道光罩。

圖3-7 (c) 利用乾蝕刻方式蝕刻矽鍺。

Si SiO2

Si3N4

SiO2

Si

Si

Si3N4 SiO2

圖3-8 (d) 使用H3PO4蝕刻Si3N4。

圖 3-8 光罩製作過程。

第四章 實驗結果與討論

4-1 前言

在第三章中我們詳細說明了整個製作矽鍺奈米線的過程，本章中我們將分析

4-2 成分分析

經過上述的製程，我們先以LPCVD系統去沈積我們的矽鍺薄膜，然而我們

4的氣體含量和 4

分相對比例，將利用 去分析如圖 。

Time 2

其製作的結果以及實驗的數據加以討論分析並且提出改善電性的方法。

試著通入不同的GeH SiH 的含量比去比較我麼矽鍺薄膜組成的成

ESCA [4-1][4-2]

Temp SiH4 GeH4

550 60 10 0 分鐘

圖4-1(a) SiGe ESCA 成分分析之一。

Temp SiH4 GeH4 Time 550 60 14 20 分鐘

圖4-1(b) SiGe ESCA 成分分析之二。

我們從Si Binding Energy可發現 101 ev時出現一個peak，可能原因為在表面 除了

完矽鍺薄膜時，我們將以成長好的薄膜去做 Auge

Si外可能存在SiOx等其他成分組合，導致出現了其餘的peak。然而從幾次實 驗中我們發現，使用LPCVD系統沈積矽鍺薄膜時因機台不穩定，導致矽鍺濃度 在同一條件下不全然相同，且沈積的品質也沒有UHVCVD好，所以我們決定採 用UHVCVD系統沈積矽鍺薄膜。

當我們使用 UHVCVD 沈積

r 成分分析，去驗證我們薄膜組成並可作定量分析。由 Auger 分析我們可精 準的得知在1142 Kinetic Energy 附近有一個 peak 即是鍺元素所存在的區域，且 我們由[圖 4-2(a)]還可得知其組成元素成分主成包含矽以及背景成分碳和氧。之 後我們將其矽鍺薄膜放進爐管做乾式氧化沈積溫度1050 度，氧化時間設定為 90 秒，之後也將其薄膜做 Auger 分析[圖 4-2(b)]，從兩張圖中我們明顯發覺其鍺的

peak 提高許多，證明了我們利用氧化可將鍺的濃度提高，我們可證明鍺的確有 condensation 的現象發生。

圖4-2(a) 矽鍺薄膜氧化前的 Auger 分析。

圖4-2(b)矽鍺薄膜氧化後的 Auger 分析。

4-3 結構分析

由 SEM image 我們可以清楚的看到一個結果，當我們使用 TCP 蝕刻矽鍺薄 的機制，為確保把不需要的矽鍺薄膜吃乾淨，所以我們使

用 的一種機制 此將導致我們蝕刻時間過久，將造成我們矽鍺奈米線被蝕

刻吃斷掉 圖 。針對這個問題，我們將蝕刻最後一步驟 的時間縮短由

秒縮短到 秒，如此便可作出我們的矽鍺奈米線 圖 ，我們可觀察到矽鍺奈

米線為 左右。

膜時，因有end point

OE ，如

[ 4-3] OE 20

5 [ 4-4]

90 nm

圖4-3 SEM image of SiGe spacer of overetch。

圖4-4 SEM image of SiGe 90 nm nanowire。

4-4 電性分析和結果

經由上述製程我們可的量到一組Vd-Id的電性圖[圖 4-5]，從圖中我們可以知 道電流分佈大小從-3 nA到 3 nA之間。電流值相當小我們推測可能原因就是我們 的元件未經任何處理，所以我們接者將把元件去做退火的動作，650 度恆溫 24 小時，我們也將其做電性的量測[圖 4-6]，我們發現其電流值從 3 nA上升到 6 nA 左右，提高將近一倍，我們可推測其可能原因為，當我們利用乾式蝕刻的方式去 蝕刻我們的矽鍺奈米線時將對我們奈米線的表面造成損傷，所以經由anneal退的 動作下，可去從新修補我們的表面損傷。但我們也發現Vg控制能力不明顯，我 們可推測其原因就是當我們製作過程時，因我們使用bottom gate的方式，在元件 製作過程中先沈積一層2000 Å的SiO2和500 Å的Si3N4，如此導致我們的gate oxide 很厚，所以gate voltage對我們的current較沒影響力，所以從Vd-Id圖中可觀察出來。

圖4-5 矽鍺奈米線未經任何處理的Vd-Id電性圖。

圖4-6 矽鍺奈米線anneal後的Vd-Id電性圖。

其後，我們使用乾式氧化的方式將矽鍺奈米線放入爐管升溫到 1050 度，通 入O2製程時間設定為90 秒，之後使用BOE蝕刻生成的二氧化矽薄膜。並接者量 其電性[圖 4-7]，我們明顯的觀察到電流值上升約 100 倍，可解釋其原因就是當 我們升溫時如同anneal的機制可修補其表面損傷，其二就是當我們氧化時，Ge condensation所以Ge濃度上升所以我們電流也相對的提高，最後就是當我們矽鍺 薄膜厚度降低時，我們可知其電洞遷移率變大也就是說存在在矽鍺薄膜中的 dislocation變少，所以電流變大。綜合上述幾點我們可解釋為何我們氧化時電流 也相對上升。

圖4-7 矽鍺薄膜氧化後的Vd-Id電性圖。

4-5 元件特性的改善 ( ion implantation )的方式，改善矽鍺奈米線與接觸窗( contact hole )金屬電極間的 接面特性。接著使用回火( anneal )程序使佈植離子回到我們所需位置，讓佈植離

本研究委託國家奈米元件實驗室進行離子佈值動作︰中電流源離子佈植系

c (x)=ion concentration per(atoms/cm²)

RP

V = projected ion range Φ= ion dose (ions/ cm² )

V = projected ion range Φ= ion dose (ions/ cm² )

在文檔中 矽鍺奈米線的製程和電性分析 (頁 18-0)