實驗結果與分析

3-1 電容-電壓（C-V）的量測與分析

由〔圖 3-1(a)～3-1(f)〕，對於樣品 no-dots 變溫、變頻的電容-電壓量測，

可 看 到 在 低 溫 80K 時 ， 在 偏 壓 -4V 到 0V 之 間 有 個 頻 率 響 應 （ frequency dispersion），但當量測溫度增加時，此頻率響應會隨著溫度的增加而往偏壓正 的方向移動，但當溫度接近室溫 300K 時，此頻率響應慢慢地消失，反而在偏壓 1V 至 4V 之間，多出了另一個頻率響應的訊號。隨著溫度的上升，此訊號愈來愈 大。

如〔圖 3-2(a)～3-2(f)〕〔圖 3-3(a)～3-3(c)〕所示，由於結構上多長了 Si-NCs，氧化層的電容值稍有不同，但 Small-dots 和 dots 的樣品跟 no-dots 樣品在 C-V 量測有同樣的趨勢，所以此兩頻率響應不是因結構上的差異造成的。

假設訊號是成長樣品造成的，那這兩個訊號在樣品中屬於不同種類的缺陷。

成長穿隧氧化層（tunnel oxide）之前，佈植矽基板濃度約為 10¹⁸cm^-3的 P-well，

但矽基板的濃度為 10¹⁵cm^-3。從電容-電壓量測可確認在空乏（depletion）時，

量 測 到的 位置 是 P-well 或 者 Si-substrate ， 以間 接獲 得 量測 的背 景濃 度

（Background concentration）。

一般而言，defect 的時間常數較長，低溫時對電容的貢獻很小，整個 C-V 曲 線較接近背景濃度造成的空乏，如〔圖 3-4〕所示，no-dots 樣品溫度 80K、頻 率為 500Hz 的 C-V 曲線。針對低溫出現的頻率響應，如〔圖 3-1(a)〕所示，由 於半導體是屬於 p-type，此缺陷出現的偏壓範圍應屬於 donor state，高頻時缺 陷抓住的電洞跟不上量測的頻率，使得這些電洞被視為氧化層裡的累積電荷，導

致高頻時電容-電壓曲線會向左平移，但當逆向偏壓愈加愈大時，此缺陷內的電

由於電導-電壓（Ｇ-V）量測的 peak 值約為平帶電壓（flatband voltage）

的附近（14），如〔圖 3-6〕所示，平帶電壓大概位在-0.8V 附近。當電壓大於-0.8

3-2 導納頻譜分析技術（admittance）量測

dep

首先針對高溫出現的 defect 訊號進行探討，在Ｃ-Ｖ圖形上〔圖 3-8〕，由 於此頻率響應隨著溫度的上升出現在偏壓 2V 到 5V 之間。量測偏壓 2V 到 5V 範圍 的電導-頻率（Ｇ-f）量測，如〔圖 3-9(a)(b)(c)〕所示，這是三片樣品在偏壓 3V 不同溫度的 G-f 圖形，所有偏壓在（附錄）。Ｇ-f 的 peak 為某溫度下對應的 缺陷的時間常數（time constant），可畫出阿瑞尼斯圖求得活化能（activation energy）以及捕捉截面積（capture cross-section area），如〔表 3-1〕〔表 3-2〕

〔表 3-3〕所示，可看出三片樣品的活化能會隨著量測偏壓愈大，有愈大的趨勢，

且捕捉截面積約為 10^-16(cm²)數量級。所有偏壓畫成阿瑞尼斯圖，如〔圖 3-10〕

所示，可大約估計這三片樣品在高溫造成頻率響應的 defect 為同一類型。

3-3 深層暫態頻譜分析（DLTS）量測

DLTS 是探討深層能階（deep level）的分析技術，利用此技術，來探討 defect 的特性。利用先空乏載子，然後加個填充脈衝偏壓（filling pulse）填充載子，

然後瞬間空乏量測電容的變化，此量測方式的訊號為 hole emission。

對 no-dots 樣品而言，訂個小偏壓範圍，以量測 hole emission 的方式從 0V 掃至 5V，如〔圖 3-11(a)〕所示。在偏壓小時，低溫出現了一個很寬很胖的 peak，但此寬而胖的 peak 訊號很小，表示此 defect 濃度很低。但當偏壓愈加愈 大時，此 peak 會往高溫移動。當偏壓範圍為 1V / 1.5V 時，在高溫出現了額外 的訊號，當偏壓愈加愈大時，此訊號會往高溫移動，而且從〔圖 3-11(b)〕所示，

此高溫出現的 defect 訊號，隨著偏壓的增加，濃度愈來愈大，但到了一個極大 值，濃度又下降，濃度對偏壓呈現高斯分布的情形。

從 C-V 曲線，得知有兩個不同的 defect，互相呼應 DLTS peak 的兩個訊號。

針對高溫的訊號，我們發現活化能因為偏壓範圍增加而增加，從〔表 3-4〕所示。

從〔圖 3-12(a)(b)〕所示，此為 small-dots 樣品的 DLTS 量測。我們也發現了 與 no-dots 樣品一樣的趨勢，偏壓小的訊號在低溫出現，且濃度小，跨越的溫度 範圍寬。隨著偏壓加大，一個高溫、濃度很高的訊號慢慢地出現，且低溫的訊號 漸漸地消失。從〔表 3-5〕所示，活化能隨著偏壓有變大的趨勢，且捕捉截面積 大約為 10^-16～10^-17(cm²)。

Dots 樣品有著其它兩片樣品同樣的趨勢，如〔圖 3-13(a)(b)〕〔表 3-6〕所 示，不過在偏壓範圍 2V / 3V 之間出現了一個額外的 peak 訊號，後面會詳加討 論。

3-4 Shockley-Read-Hall theory

一 個 理 想 的 半 導 體 ， 有 著 完 美 的 晶 格 排 列 和 理 想 的 週 期 位 能 趨 勢

（periodic-potential function），但實際的半導體材料，在晶格中產生的缺陷，

會破壞週期位能的趨勢，而且這些缺陷濃度不夠多時，會在能帶（bandgap）上 造成一個不連續的能階。此能階對於整個半導體可能會抓放載子，此抓放載子的 復合速率決定於 SRH 理論。。。。

假設在能帶間能階 E^t的位置有個單一復合中心或者缺陷，我們假設此缺陷 為 acceptor-type，也就是說，當此缺陷抓住電子時的狀態為帶負電，但未抓電 子時，則不帶電或者電中性。

〔圖 3-14〕所示，初始為電中性的缺陷從導帶（conduction band）捕捉電

子，捕捉的速率（capture rate）為〔式 3-4〕所示，其中 R^C為捕捉速率（#/cm³-s）， Cⁿ是一個常數，為捕捉截面積（capture cross-section area）與載子移動速度

（thermal velocity）的乘積，N^t是此缺陷的濃度，f^F(E^t)為缺陷能階中佔據載 子的機率，而 n 為導帶間電子的濃度。

R

= C

N

( − 1 f

( E

)) n

( )

選擇一個溫度 333.33K，可以決定 G-f 與 DLTS 在此條件下的時間常數，其中 的 interface state。由於活化能大約在 0.5eV 至 0.6eV，在文獻上也指出 interface state 大約在 silicon 能帶的中間。(15) (16)

3-5 額外的訊號

先前的討論中，dots 樣品的 DLTS 量測在偏壓範圍 2V / 3V 之間出現了一個 額外的 peak 訊號，但在 no-dots 與 small-dots 中卻沒發現，如〔圖 3-11(a)〕

〔圖 3-12(a)〕〔圖 3-13(a)〕 。除了 small-dots 和 dots 樣品在 silicon nitride 層中多長了 Si-NCs，三片樣品在製程上條件相同，所以推測此額外的訊號是來 自於結構上的差異。從 AFM 圖，如〔圖 2-2〕所示，對兩片樣品 small-dots 和 dots 而言，若此訊號是因為 Silicon 在兩個 Si3N4層形成的量子點的量子能階，

而兩者 Si-NCs 的高度（size）差不多，造成的量子能階也會差不多，但 small-dots 並未量到此訊號，所以此訊號可能的來源不是 Si-NCs 造成的量子能階。製程中 經過高溫，Si-NCs 會聚集成較大顆（size）的 silicon dots。dots 樣品因 Si-NCs 成長時間較長，聚集的 silicon dots 高度較大而造成過大的應力（stress），可 能會在 Si-NCs 與 silicon nitride 的界面造成一些缺陷，而且這些缺陷會抓放 載子。但 small-dots 因為成長時間較短，應力較小，以至於沒有多出來的訊號 或者訊號極小。測量得到的訊號，既是 Si-NCs 與 silicon nitride 的界面能態，

而且我們又發現 Si3N4的能帶差（Band gap）大約為 5eV，而 SiO2的能帶差大概 是 9eV，所以此缺陷內的載子對位能障大約有 2.5eV 以上，就我們量測到的時間 常數，載子不可能跳了那麼高的位能障而得到此訊號，所以此 peak 可能是由氧 化層裡面經穿隧效應（tunneling）至半導體，才量得此訊號。

〔圖 3-18〕所示，fresh 表示未灌載子，program 表示以閘極電壓 25V 灌電 子。記憶窗（program window）的大小決定了儲存電荷的能力，從圖中我們發現 了成長 Si-NCs 愈長時間，儲存電荷的能力愈強，儲存電荷愈多。當可儲存電荷 愈多時，表示可能在氧化層裡面能夠抓取載子的缺陷變多了。由先前的討論，我 們大概推測多出來的訊號是成長 Si-NCs 造成 Si-NCs 與 silicon nitride 的界面 缺陷，可能是造成儲存電荷能力變強的原因之一。

保存時間（retention）的長久對於記憶體（Memory）而言是一個很重要的 特性。〔圖 3-19〕為三片樣品灌同樣載子數目（△VFB=2V）在 150℃的保存時間 的特性，我們發現 no-dots 樣品的保存電荷的能力最差，多了成長 Si-NCs 結構，

保存電荷的能力變好了，可能是電荷部分被累積在 Si-NCs 與 silicon nitride 的界面缺陷。但我們發現當成長 Si-NCs 時間較長時，保存電荷的能力反而變差 了，造成這種情形的原因可能是因成長 Si-NCs 愈長，應力過大造成更多 Si-NCs 與 silicon nitride 的界面缺陷，相較而言可能也產生一些淺層能階。而電荷反 而容易從深層能階跳至淺層能階，然後再跳出氧化層形成一個漏電的途徑，所以 small-dots 樣品的保存電荷的能力較 dots 樣品好。

由於此訊號來自氧化層，為了探討此缺陷的特性，我們試著將載子灌進氧化 層裡。我們使用 programmed 的方法，利用高偏壓所造成的強大電場，將電子已 FN tunneling 的型式從半導體端被灌進氧化層而儲存，如〔圖 3-20〕所示。當 偏壓愈加愈大時，氧化層裡儲存更多由半導體端來的電子，導致電容-電壓（C-V）

曲線會向右平移，電壓愈大，向右平移的值愈多，如〔圖 3-21〕所示。電容曲 線平移的原因是因為當電荷累積至氧化層裡，電荷會造成內建電場，而使得部分 偏壓貢獻在氧化層上，當氧化層裡儲存電荷愈多時，此貢獻在氧化層上的偏壓愈 大。而儲存電子愈多時，C-V 曲線會向右平移，反之，當儲存電洞愈多時，C-V 曲線會向左平移。

首先，我們試著將電子灌至氧化層裡，如〔圖 3-22〕所示。整個電容曲線 平移了 1.4V（∆V_FB=1.4V ），我們想確定在 C-V 圖形位於高溫的介面能態

（interface state）是否因 programmed 前後有無影響，於是我們利用導納頻譜 分析來確認，如〔圖 3-23(a)(b)〕所示，未灌載子偏壓 2.5V 以及灌載子偏壓 3.9V 的 G-f 量測。由於平帶電壓平移 1.4V，所以我們選擇 programmed 後量測的偏壓 為未 programmed 時的偏壓加上 1.4V，然後求出 programmed 前後偏壓所對應的 活化能以及捕捉截面積〔表 3-7〕。我們發現氧化層與半導體的介面能態在

programmed 前後的活化能類似，表示兩者時間常數幾乎一樣，所以 programmed 並不會影響 interface state 的時間常數。

〔圖 3-24(a)(b)〕為灌載子前後界面能態的缺陷濃度比較。由於偏壓的設 定以及 programmed 載子數目的多寡，量測 DLTS 並未利用平帶電壓 shift 多少偏 壓去決定量測範圍，但是從灌載子前後的 defect 濃度幾乎類似，約為 10¹⁶數量 級，而且也有個最大值。所以說灌載子前後並未改變 interface state 的缺陷濃 度。

綜合以上，我們認定灌載子（programmed）前後，並不會影響氧化層與半導 體間介面能態的特性。

確定灌載子後，界面能態不受影響。我們針對 dots 樣品中額外的 peak 在灌 了 電 子 後 有 無 改 變 。 首 先 ， 我 們 以 no-programmed 、 less-programmed 和

確定灌載子後，界面能態不受影響。我們針對 dots 樣品中額外的 peak 在灌 了 電 子 後 有 無 改 變 。 首 先 ， 我 們 以 no-programmed 、 less-programmed 和