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氮化矽層內嵌奈米矽晶體之SONOS型記憶體的分析

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全文

(1)

電子物理學系

氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之

SONOS

SONOS

SONOS

SONOS 型記憶體的分析

型記憶體的分析

型記憶體的分析

型記憶體的分析

The Analysis of Embedded Si-NCs in Si

3

N

4

for SONOS Memories

研 究 生:陳啟慶

指導教授:陳振芳 博士

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氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之 SONOS

SONOS

SONOS 型記憶體的分析

SONOS

型記憶體的分析

型記憶體的分析

型記憶體的分析

The Analysis of Embedded Si-NCs in Si

3

N

4

for SONOS Memories

研 究 生:陳啟慶 Student:Chi-Ching Chen

指導教授:陳振芳 博士 Advisor:Dr. Jenn-Fang Chen

國 立 交 通 大 學

電子物理學系

碩 士 論 文

A Thesis

Submitted to the Institute of Electrophysics College of Science

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master of Science

in Electrophysics

July 2009

Hsinchu, Taiwan, Republic of China

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氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之

氮化矽層內嵌奈米矽晶體之 SONOS

SONOS

SONOS

SONOS 型記憶體的分析

型記憶體的分析

型記憶體的分析

型記憶體的分析

研究生:陳啟慶 指導教授:陳振芳 博士

國立交通大學電子物理研究所

摘 要

本論文以三種樣品依不同成長時間的奈米矽晶體針對 SONOS 記憶體中氮化 矽層內嵌奈米矽晶體的特性分析與探討。從電容-電壓的電性量測,三片樣品中 都可觀察在溫度高於 300K 時有個高濃度缺陷造成的頻率響應。從導納頻譜分析 (G-f)以及深層暫態頻譜分析(DLTS)上,我們可發現此缺陷在能帶中的活化能約 略為 0.5~0.6eV,而且此缺陷的濃度在能帶上呈現高斯分布的趨勢。我們由 Shockley-Read-Hall (SRH)理論獲得的缺陷所在的背景濃度,也間接地証實了 此訊號並非來自氧化層裡的穿隧效應,而可能是半導體與氧化層間的界面能態 (interface state)。 在成長時間 Si-NCs 2min 的樣品發現,在 DLTS 的量測中多出了一個額外的 訊號。從 AFM 圖中,成長 Si-NCs 的時間愈長,Si-NCs 的尺寸愈大。由結構上的 差異,可能是成長 Si-NCs 的尺寸大小造成的影響。但其他兩片樣品並未觀察到 此現象,我們推論此 peak 訊號的來源並不是因 Si-NCs 產生的量子能階,而是因 為成長 Si-NCs 愈大的尺寸產生的應力在 Si-NCs 與氮化矽層的界面造成缺陷。由 於此訊號來自氧化層裡,我們利用灌載子(programmed)進入氧化層的方式去分 析這個缺陷,但我們發現灌載子並未影響氧化層與半導體界面能態的特性。固定 界面能態的時間常數,奈米矽晶體與氮化矽層間缺陷的時間常數隨著灌載子愈多

(4)

有愈來愈長的趨勢,從阿瑞尼斯圖可看出此缺陷的活化能以及捕捉截面積也有愈 來愈大的趨勢。活化能增加表示載子跨越的位障變高,經由灌載子的方式,電子 佔據了抓電洞的缺陷導致抓電洞的缺陷濃度相對地提高,產生一個更高的位障 (emission barrier)使得奈米矽晶體與氮化矽層的價帶提升,使得此缺陷的時 間常數變長。而捕捉截面積愈大表示抓電洞的能力愈強,當電子被灌進氧化層時, 電子進入缺陷產生一個庫倫吸引力,電洞更容易被捕捉至缺陷。

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The Analysis of Embedded Si-NCs in Si

3

N

4

for SONOS Memories

Student: Chi-Ching Chen Advisor: Dr. Jenn-Fang Chen

Department of Electrophysics

National Chiao Tung University

Abstract

The characteristics of embedded Si-NCs in Si3N4 for SONOS memories with

three different formation time of the Si-NCs are investigated. The capacitance-voltage ( C-V ) profiling shows an existence of a defect at high temperature. The conductance-frequency(G-f) and deep level transient spectroscopy(DLTS)studies specify this defect to be at 0.5~0.6eV above the Si valence band, with a near Gauss distribution for the concentration of this defect in the band structure. The Shockley-Read-Hall theory suggests that the defect is excluded from the tunneling emission from the oxide layer, leading us to assign the defect to an interface state at the SiO2/Si substrate.

The DLTS studies for the formation of Si-NCs_2min reveal an additional trapping peak. From atomic force microscopy(AFM), the size of the Si-NCs is enlarged by increasing the formation time of the Si-NCs. We show that the trapping peak is not related to the quantum level of Si-NCs, but a defect which might be resulted from the stress of the larger Si-NCs size at the Si-NCs/ Si3N4 interface.

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defect at the Si-NCs/ Si3N4 interface. For the interface states at the SiO2/Si substrate,

the characteristics are not influenced during programming carriers. In DLTS studies, we keep the same time constant of the interface state at the SiO2/Si substrate to

observe the time constant of the interface defect at the Si-NCs/ Si3N4. The time

constant of the interface defect at the Si-NCs/ Si3N4 elongates during programming

carriers, and the Arrhenius plot demonstrates that the activation energy and capture cross section of the defect are increased during programming carriers.

The increase of the capture cross section indicates the enhancement of trapping ability. Hence, programming electrons into the defect is believed to produce a coulomb attractive force, leading to the enhancement of the trapping ability. The increase of the activation energy suggests the raise of the emission barrier for the holes at Si-NCs/Si3N4 interface during programming carriers. For a donor state at

Si-NCs/Si3N4 interface, programming electrons into the defect is expected to lower the

valence band at Si-NCs/Si3N4 interface and increase the concentration of the donor

state at Si-NCs/Si3N4 interface. This effect would raise the emission barrier for the

(7)

誌 謝

時光飛逝,短短兩年的碩士生涯就在 2009 年 7 月 16 日畫下了句點。回顧這 七百多天的歲月,有著 MBE 實驗室夥伴們相陪,讓這段時光充滿著溫暖與歡樂, 我由衷地感謝。 首先要感謝我的指導教授 陳振芳老師,研究的旅途披荊斬棘,多虧有老師 熱心地建議和指引方向,能夠度過層層難關。而且與老師討論時,學習到很多分 析的方法以及求知的精神,讓我受益良多。 接著我要感謝的是帶領我進入 MOS 領域的謝孟謙學長,平時學長嚴謹的風格 以及對研究的執著,使我學到不少東西。而在假日接到學長的來電,更是多了一 絲絲的感動,我知道他總是刀子口豆腐心,我的離開對他是很大的打擊,但我希 望他可以堅強一點,我會常回來看他。三學期的普物時光、籃球場上的革命情感 還有咪聽的義氣相挺,為我碩士生涯增添了許多樂趣。感謝阿豪學長教了我光性 的量測,印象深刻的是在研究之餘,帶了我去中壢很多好玩的地方,使我生活不 至於太單調空乏。感謝振鴻學長在研究上的指導,清水的米糕以及楊媽媽的粽子 真的很好吃。 感謝畢業的學長姐阿美、英子跟皓哥,在他們碩二忙著實驗之餘,還能撥空 教我做實驗以及在旁指導。我永遠都記得那個晚上煮火鍋到黎明,還有頂樓宛如 阿里山的日出。感謝與我共患難的好夥伴們阿翔、怡帆跟嘉葳。我的麻吉阿翔為 我研究生活增添了許多樂趣,更創造了屬於我們的打招呼方式。與實驗機台博鬥 時,總是能跟怡帆聊些生活瑣事和人生大道理,使得實驗過程不致無聊。嘉葳總 是知道很多好餐廳,使得研究之餘有著愉快的晚餐。 感謝學弟妹安哥、阿俊、阿誠以及雁婷對實驗室默默地貢獻,在研究上也幫 了我很多忙。與安哥的討論,總是能釐清一些觀念。長庚傍線之旅,阿俊與他同 學的義氣相挺。阿誠的騎士精神,默默地讓實驗室整齊清潔。雁婷的實驗室出遊

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行程,讓我第一次體驗到玩漆彈的樂趣。 最後要特別感謝我的家人爸媽跟我的妹妹,總是在挫折以及困難的時候感受 到家裡最溫暖的擁抱,家人在這期間給予我無與倫比的幫忙以及教導我待人處事 的道理,讓我順利地完成了求學階段。 求學生涯說長不長,但也默默地走到了尾端,細數這幾十年與書本陪伴的日 子,與考試卷博鬥的慘痛經驗,與同學們的嬉戲玩耍,與實驗室的革命情感,這 些都是我人生最美好的回憶,感謝出現在我生活周遭的人事物,由衷地感謝… 啟慶 2009.07.27

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目 錄

中文摘要...I 英文摘要...Ⅲ 誌謝...Ⅴ 目錄...Ⅶ 圖表目錄...Ⅷ 第一章 緒論...1 1-1 簡介...1 1-2 研究動機...2 1-3 論文架構...3 第二章 樣品製備和量測儀器...4 2-1 樣品製備...4 2-2 量測儀器簡介...5 2-2-1 電容電壓量測(C-V) ...5 2-2-2 導納頻譜量測(C-F&G-F) ...5 2-2-3 深層能階暫態頻譜量測(DLTS) ...6 第三章 實驗結果與分析...10 3-1 電容-電壓(C-V)的量測與分析...10 3-2 導納頻譜分析技術(admittance)量測...11 3-3 深層暫態頻譜分析(DLTS)量測...12 3-4 Shockley-Read-Hall theory...13 3-5 額外的訊號...17 第四章 結論...52 參考文獻...54 附錄...56

(10)

圖 表 目 錄

圖 2-1 樣品結構圖...7 圖 2-2(a) 氮化矽層上未成長奈米矽晶體的 AFM 圖...7 圖 2-2(b) 氮化矽層上成長 1m30s 奈米矽晶體的 AFM 圖...8 圖 2-2(c) 氮化矽層上成長 2m 奈米矽晶體的 AFM 圖...8 表 2-1 Si-NCs_1m30s 和 Si-NCs_2min 樣品奈米矽晶體尺寸與濃度...9 圖 3-1(a) no-dots 樣品溫度 80K 變頻 C-V 曲線...21 圖 3-1(b) no-dots 樣品溫度 150K 變頻 C-V 曲線...21 圖 3-1(c) no-dots 樣品溫度 220K 變頻 C-V 曲線...22 圖 3-1(d) no-dots 樣品溫度 300K 變頻 C-V 曲線...22 圖 3-1(e) no-dots 樣品溫度 350K 變頻 C-V 曲線...23 圖 3-1(f) no-dots 樣品溫度 390K 變頻 C-V 曲線...23 圖 3-2(a) dots 樣品溫度 80K 變頻 C-V 曲線...24 圖 3-2(b) dots 樣品溫度 150K 變頻 C-V 曲線...24 圖 3-2(c) dots 樣品溫度 220K 變頻 C-V 曲線...25 圖 3-2(d) dots 樣品溫度 300K 變頻 C-V 曲線...25 圖 3-2(e) dots 樣品溫度 350K 變頻 C-V 曲線...26 圖 3-2(f) dots 樣品溫度 390K 變頻 C-V 曲線...26 圖 3-3(a) small-dots 樣品溫度 300K 變頻 C-V 曲線...27 圖 3-3(b) small-dots 樣品溫度 360K 變頻 C-V 曲線...27 圖 3-3(c) small-dots 樣品溫度 390K 變頻 C-V 曲線...28 圖 3-4 no-dots 樣品 T=80K,f=500Hz 的低溫 C-V 曲線...28 圖 3-5 no-dots 樣品 ONO 結構的串聯電容...29 圖 3-6 no-dots 樣品 T=80K、f=500Hz 電導-電壓(G-V)曲線...29

(11)

圖 3-7 no-dots 樣品 T=80K、f=500Hz 空乏區的 C-V 曲線...30 圖 3-8 no-dots 樣品針對高溫缺陷的變溫 C-V 曲線...30 圖 3-9(a) no-dots 樣品偏壓為 3V 變溫 G-f 圖...31 圖 3-9(b) small-dots 樣品偏壓為 3V 變溫 G-f 圖...31 圖 3-9(c) dots 樣品偏壓為 3V 變溫 G-f 圖...32 表 3-1 no-dots 樣品高溫頻率響應的缺陷活化能和捕捉截面積...32 表 3-2 dots 樣品高溫頻率響應的缺陷活化能和捕捉截面積...33 表 3-3 small-dots 樣品高溫頻率響應的缺陷活化能和捕捉截面積...33 圖 3-10 三片樣品 G-f 量測的阿瑞尼斯圖...34 圖 3-11(a) no-dots 樣品改變偏壓的 DLTS 量測...35 圖 3-11(b) no-dots 樣品改變偏壓的 DLTS 量測...35 圖 3-12(a) small-dots 樣品改變偏壓的 DLTS 量測...36 圖 3-12(b) small-dots 樣品改變偏壓的 DLTS 量測...36 圖 3-13(a) dots 樣品改變偏壓的 DLTS 量測...37 圖 3-13(b) dots 樣品改變偏壓的 DLTS 量測...37 表 3-4 no-dots 樣品高溫頻率響應的缺陷活化能和捕捉截面積...38 表 3-5 small-dots 樣品高溫頻率響應的缺陷活化能和捕捉截面積....38 表 3-6 dots 樣品高溫頻率響應的缺陷活化能和捕捉截面積...38 圖 3-14 電中性的缺陷從導帶捕捉電子...39 圖 3-15 抓取電子的缺陷釋放電子至導帶...39 圖 3-16 G-f 量測偏壓 3.4V 與 DLTS 量測 3V/4V 之間的阿瑞尼斯圖...40 圖 3-17 缺陷濃度對活化能的關係圖,活化能 0.462eV 有最大濃度...40 圖 3-18 三片樣品記憶窗(program window)的特性...41 圖 3-19 △VFB=2V 之三片樣品在溫度 150 度的保存時間的特性...41 圖 3-20 電子以 FN 穿隧效應灌入氧化層...42

(12)

圖 3-21 電子灌進氧化層導致 C-V 曲線向右平移...42

圖 3-22 灌載子後平帶電壓(flatband voltage)平移了 1.4V...43

圖 3-23(a) 未灌載子偏壓 2.5V 的 G-f 量測...43

圖 3-23(b) 灌載子後偏壓 3.9V 的 G-f 量測...44

表 3-7(a) 未灌載子 interface state 的活化能以及捕捉截面積...44

表 3-7(b) 灌載子後 interface state 的活化能以及捕捉截面積...45

圖 3-24(a) 未灌載子 interface state 的改變偏壓 DLTS 量測...45

圖 3-24(b) 灌載子後 interface state 的改變偏壓 DLTS 量測...46

圖 3-25 no-programmed 表示未灌電子;less-programmed 表示灌些許電子; more-programmed 表示灌很多電子的 C-V 曲線...46

圖 3-26(a) no-programmed 速率窗為 86msec 的 DLTS 量測...47

圖 3-26(b) less-programmed 速率窗為 86msec 的 DLTS 量測...47 圖 3-26(c) more-programmed 速率窗為 86msec 的 DLTS 量測...48 圖 3-27 速率窗為 21.5msec 的 no-programmed、less-programmed 和 more-programmed 的 DLTS 量測...49 表 3-8(a) no-programmed 改變偏壓 DLTS 量測的活化能與捕捉截面積...50 表 3-8(b) less-programmed 改變偏壓 DLTS 量測的活化能與捕捉截面積...50 表 3-8(c) more-programmed 改變偏壓 DLTS 量測的活化能與捕捉截面積...50 圖 3-28 no-programmed、less-programmed 和 more-programmed 對特定偏壓的阿瑞尼斯圖...51 附錄...56

(13)

第一章

緒論

1-1 簡介

體積小、耗電少以及讀寫快的特性,使得非揮發性記憶體 --- 快閃記憶 體(Flash memory)被廣泛地應用在目前當紅的 3C 產品,例如 PDA、IPOD、 隨身碟、記憶卡…等。隨著日後的需求,快閃記憶體遇到了兩個問題:一是 在元件尺寸繼續微縮下,穿隧氧化層的厚度也隨之下降,如此雖可讓讀寫速 度更快,但保存電荷時間的能力反而下降,所以故須在兩者之間取得一個平 衡點;二是經過多次讀寫後,穿隧氧化層的品質容易被破壞,一旦產生了一 條漏電途徑,所有儲存在氧化層裡浮動閘極的電荷會隨著漏電途徑而全部流 失。面對這兩個問題,兩種改良的方法被提出,一是 SONOS 非揮發性記憶體, 另一種是奈米晶體非揮發型記憶體。 自從 1976 年,非揮發性半導體記憶體 MNOS 被提起(1),Si3N4 被廣泛地 應用於記憶體的結構。到了 1990 年,縮短氧化層的特點改善了在 SONOS 結構 的可靠度以及性能。SONOS 結構為 silicon/oxide/silicon nitride/oxide/silicon 組成的非揮發性記憶體,其特點有更低的功率消耗、 低電壓的操作、更高的元件密度、簡單的製程、多位元(multi-bite)操作, 而且沒有浮動閘極的電容耦合效應(coupling effect)(2)(3)(4)(5)。

SONOS 記憶體利用 Fowler-Nordheim tunneling effect 將電子灌入氧化層裡 為寫入(write)的動作,然後將電洞穿隧至氧化層裡為抹除(erase)的動

作(6)。灌進去的電子被儲存在氧化層中的氮化矽缺陷(nitride trap),但

是大的元件尺寸跟緩慢的讀寫速度限制了它的應用。

(14)

射蒸汽蒸鍍法(jet vapor deposition)蒸鍍氮化矽層當作穿隧氧化層。此方法 可利用較低的操作電壓就可達到快速的寫入速度和更好的保存時間。雖然可達到 較快的讀寫速度,但元件反反覆覆的讀寫與抹除會破壞穿隧氧化層,一旦產生了 漏電途徑,則會造成部分的電荷流失,資料遺失。另外,載子若被儲存在氮化矽 層內的深層缺陷,經過寫入與抹除多次,電荷在深層能階會無法全部被抹除,這 是 SONOS 記憶體的缺點。 在大型的 IC 元件以及新的物理現象,奈米矽晶體(Si-NCs)非揮發性記憶 體被提出去改善保存時間的能力(8)(9)(10)(11)。奈米晶體非揮發性記憶體 的結構是在氧化層中成長奈米晶體當作儲存電荷的方式,電荷儲存在奈米晶體造 成的量子能階。氧化層中多數的奈米晶體,所以當元件反反覆覆地讀寫與抹除, 即使造成氧化層的破壞也不會因此漏電而遺失電荷。而讀寫與抹除的方式是靠著 穿隧氧化層經由直接穿隧而入,所以使用更薄的穿隧氧化層可降低操作電壓以及 加快操作速度。 奈米晶體的數目愈多,能儲存的電荷愈多,但奈米晶體的大小會影響整個元 件儲存的特性。厚度小的奈米晶體會因為庫倫排斥力(coulomb blockade)(12) 使得電荷很容易離開量子能階,無法永久地儲存。而成長厚度太大,由於元件尺 寸愈來愈小,每個非揮發性記憶體可能只有幾顆奈米晶體,能儲存的電荷就變少 了。所以控制奈米晶體的大小對非揮發性記憶體而言,是一項很重要的因素。 1-2 研究動機 對於非揮發性記憶體而言,元件尺寸愈做愈小,為了兼顧讀寫速度的快慢以 及保存時間的特性,穿隧氧化層的厚度必須取得一個平衡。而此穿隧氧化層又可 能因反反覆覆地讀寫與抹除而被破壞,產生漏電途徑遺失資料,所以穿隧氧化層

(15)

必須有良好的特性。由提出的兩個改良方法,我們將兩種記憶體的優點合併為一, 在 SONOS 結構中的氮化矽層內成長奈米矽晶體,以避免上述所談的兩個記憶體的 缺點。此種構思明顯地發現成長奈米矽晶體的非揮發性半導體有較好的保存電荷 的能力,而且可儲存較多電荷。針對改良後的特性,我們希望可以利用電性量測 了解此類記憶體如何儲存電荷的機制以及如何使得電荷儲存的愈多。 1-3 論文架構 本論文主要是利用電性量測來研究氮化矽層內嵌入奈米矽晶體的 SONOS 記憶體缺陷的探討以及分析。而論文的章節安排如下: 第二章 :樣品的製備和量測儀器簡介 第三章 :電性的量測結果與討論 第四章 :結論

(16)

第二章

樣品製備和量測儀器

2-1 樣品製備 如〔圖 2-1〕所示,經 RCA 步驟清洗摻雜濃度 1015 cm-3 P-type (100)矽基板 上,利用佈植方式將硼原子打入矽基板上,形成濃度約 1018 cm-3 的 P-Well。通入

乾氧(dry O2)條件的垂直爐管,成長 2.5nm 的 SiO2當作穿隧氧化層(tunnel oxide)。

在 LPCVD 環境下,通入 30 sccm SiH2Cl2和 130 sccm NH3反應,成長 3nm 厚度的

Silicon Nitride 層。接著在 Silicon Nitride 上長 Silicon NanoCrystals (Si-NCs)2 min 以及 1.5 min。Si-NCs 是在溫度 550℃、壓力約為 100-mTorr

以多晶矽成長,反應氣體 SiH4的速率大約為 85 sccm。之後在 Si-NCs 上蓋一層

4nm 的 Silicon nitride。經高溫的過程中,先前被埋在上下兩層 Silicon Nitride 裡的 Si-NCs 會以 poly-Si nanocrystal 聚集而成,從〔圖 2-2(a)(b)(c)〕中

atomic force microscopy(AFM)圖可看出(13),而在〔表 2-1〕,我們預測大

約成長 2 min 跟 1.5 min 的 Si-NCs 的濃度跟尺寸大小。在 4nm 的 Silicon nitride 上以高密度電漿化學氣相沉積(HDPCVD)成長 20nm Silicon oxide 當作阻擋層

(blocking oxide),然後在上面以 LPCVD 成長方式蓋一層 200nm poly-Si 當作

閘極電極。利用磷原子佈植能量 40keV、濃度約為 5×1015

(cm-3

)形成 n+

poly-Si 降低電阻值。經過佈植之後,以 900℃、30 min 高溫熱退化,然後利用 poly-Si dry etcher (TCP- 9400) 和 the oxide dry etcher (TEL-5000)蝕刻 poly-Si 閘極電極和阻擋層。接著以金屬鋁(Al)當作電極。

其中,在 Silicon nitride 層中未成長 Si-NCs 為樣品 no-dots,成長 1.5 min Si-NCs 為樣品 small-dots,而成長 2 min 為樣品 dots。

(17)

2-2 量測儀器簡介 2-2-1 電容電壓量測(C-V) 藉由調變其空乏區,控制樣品的費米能階(Fermi level)去量測樣品所反映出 來的電容特性,接下來的量測都與樣品的電容與導纳值有關。首先,C-V 量測主 要是利用外加逆偏壓來空乏半導體內自由載子,配合交流頻率的調變做電容電導 量測,不同 DC 偏壓下的電容值可得出各區域的載子濃度變化。主要利用到的公 式有平行板電容公式﹝式 2-1﹞與載子濃度隨空間分佈公式﹝式 2-2﹞: W A C=εε0 ﹝2-1﹞ )/dV] C 1 [d( A q 2 N(W) 2 2 0 εε = ﹝2-2﹞ 其中 W 為空乏區寬度,ε為半導體介電係數(permittivity),A 為元件面積,N(W) 為空乏區為 W 時的載子濃度。 2-2-2 導納頻譜量測(C-F & G-F) 若由 C-V 量測發現某逆偏下載子對不同頻率有不同電容值的響應,則可進 一步作 C-F 與 G-F 量測,更深入去探討被侷限的載子對外加偏壓的反應時間。 調變 ac 的頻率由 100 Hz 到 15 MHz,理論上不同的溫度之下,載子的反應時間 常數也不同(與其熱動能有關),因此可藉由量測 C-F 與 G-F 頻譜,針對不同偏壓 (對應到不同區域)的量測,進而畫出阿瑞尼斯圖(Arrhenius plot),由圖中的斜率 與截距,推算缺陷或侷限能階的活化能(activation energy)及捕捉截面積(capture cross section)。根據數學推導的結果,電容及電導對應頻率的公式如下: ] ) (2e 1 [ C ) (2e x C 2 n 2 0 2 n d 0 p + + = ω εε ﹝2-3﹞ ] ) (2e [ C 2e ) ( G 2 n 2 2 0 n p + = ω ω ω ﹝2-4﹞

(18)

其中ω為量測頻率,en為電子放射率(emission rate),由式子看出當ω<<en時,缺 陷可隨交流偏壓來捕捉或放射電子,缺陷對電容便有貢獻;當ω>>en時,則對量 測頻率無響應。另外由﹝式 2-3﹞電容對 log(ω)的關係圖中,反曲點會落在ω=2en 上,﹝式 2-4﹞ω=2en時也會得到最大的 G(ω)/ω值 C0/2,可藉此得出不同溫度 的 en。使用 HP4194 阻抗/增益相位分析儀做以上的量測。 2-2-3 深層能階暫態頻譜量測(DLTS) 利用週期性變化電壓施加於樣品上,改變樣品空乏區的大小,在連續不斷的 暫態電容量測中,找出隨溫度變化時的最大電容變化值的溫度,來獲得深層缺陷 的資訊。優點:靈敏度高(可到 1010 cm-3之濃度偵測範圍)、能測多數與少數載子、

觀測 defect 能階範圍廣、尤其是較深層的缺陷能階(emission time 在毫秒等級的) 也能夠被精準量測到,提高信號對雜訊的比值(S/N ratio)等。DLTS 技術主要是給 定兩時間 t1與 t2,固定 t2/ t1,改變 t1與 t2來設定不同速率窗,電子發射速率 en 隨著系統溫度變化而改變,只有當 en 剛好落在所設之速率窗中,量測系統才達 到峰值,即有 t1 -t2 ln(t2/t1) en,max = 。當溫度很低時,ΔC 變化幅度很小(ΔC~0),當 溫度很高時,ΔC 變化幅度又太快(ΔC~0),只有當溫度在特定範圍,ΔC 變化 才最大,與我們所設定的時間常數最接近。設定不同 t1與 t2來改變不同速率窗(rate

window,即 en,max-1),獲得多組不同 en,max與峰值溫度數據,可同樣求出缺陷活化

(19)

〔圖 2-1〕樣品結構圖

(20)

(b)

(c)

〔圖 2-2〕在氮化矽層上不同成長時間的奈米矽晶體的 AFM 圖 (a)control sample (b)Si-NCs_1m30s sample

(21)
(22)

第三章

實驗結果與分析

3-1 電容-電壓(C-V)的量測與分析 由〔圖 3-1(a)~3-1(f)〕,對於樣品 no-dots 變溫、變頻的電容-電壓量測, 可 看 到 在 低 溫 80K 時 , 在 偏 壓 -4V 到 0V 之 間 有 個 頻 率 響 應 ( frequency dispersion),但當量測溫度增加時,此頻率響應會隨著溫度的增加而往偏壓正 的方向移動,但當溫度接近室溫 300K 時,此頻率響應慢慢地消失,反而在偏壓 1V 至 4V 之間,多出了另一個頻率響應的訊號。隨著溫度的上升,此訊號愈來愈 大。 如〔圖 3-2(a)~3-2(f)〕〔圖 3-3(a)~3-3(c)〕所示,由於結構上多長了

Si-NCs,氧化層的電容值稍有不同,但 Small-dots 和 dots 的樣品跟 no-dots 樣品在 C-V 量測有同樣的趨勢,所以此兩頻率響應不是因結構上的差異造成的。 假設訊號是成長樣品造成的,那這兩個訊號在樣品中屬於不同種類的缺陷。 成長穿隧氧化層(tunnel oxide)之前,佈植矽基板濃度約為 1018 cm-3 的 P-well, 但矽基板的濃度為 1015 cm-3 。從電容-電壓量測可確認在空乏(depletion)時, 量 測 到的 位置 是 P-well 或 者 Si-substrate , 以間 接獲 得 量測 的背 景濃 度 (Background concentration)。 一般而言,defect 的時間常數較長,低溫時對電容的貢獻很小,整個 C-V 曲 線較接近背景濃度造成的空乏,如〔圖 3-4〕所示,no-dots 樣品溫度 80K、頻 率為 500Hz 的 C-V 曲線。針對低溫出現的頻率響應,如〔圖 3-1(a)〕所示,由 於半導體是屬於 p-type,此缺陷出現的偏壓範圍應屬於 donor state,高頻時缺 陷抓住的電洞跟不上量測的頻率,使得這些電洞被視為氧化層裡的累積電荷,導

(23)

致高頻時電容-電壓曲線會向左平移,但當逆向偏壓愈加愈大時,此缺陷內的電 洞因空乏電場的影響被趕出,電容-電壓曲線回到與低頻一致,為了忽略缺陷造 成的影響,所以我們選擇低頻 500Hz 來量測。由於量測的電容值 C 為氧化層的電 容Cox串聯半導體空乏的電容Cdep,如〔式 3-1〕所示。 〔3-1〕 Cox的電容是由ONO結構組成,如〔圖 3-5〕三個電容串聯而得。由〔式 3-2〕,其中 ε 為介電常數,A為電容的面積,t 為氧化層的厚度。而

3

.

9

2

=

SiO

ε

5

.

7

4 3N

=

Si

ε

,可得等效的介電常數為 4.3,整個電容值為 1295pF。 〔3-2〕

由於電導-電壓(G-V)量測的 peak 值約為平帶電壓(flatband voltage)

的附近(14),如〔圖 3-6〕所示,平帶電壓大概位在-0.8V 附近。當電壓大於-0.8 V時,整個區線為空乏的情形,如〔圖 3-7〕所示。由〔式 3-3〕獲得,取 1 2 C 對V的關係式可得摻雜濃度約為 2.75*1018 cm-3 ,其中Vbi為 built-in 位障,

ε

s為 silicon 的介電常數,Nd為摻雜濃度,VR為逆向偏壓。所以我們量測到的區域 是 P-Well 的空乏。 d s R bi

N

e

V

V

C

ε

)

(

2

1

2

+

=

〔3-3〕 3-2 導納頻譜分析技術(admittance)量測 dep ox

C

C

C

1

1

1

+

=

t

A

C

=

ε

(24)

首先針對高溫出現的 defect 訊號進行探討,在C-V圖形上〔圖 3-8〕,由 於此頻率響應隨著溫度的上升出現在偏壓 2V 到 5V 之間。量測偏壓 2V 到 5V 範圍 的電導-頻率(G-f)量測,如〔圖 3-9(a)(b)(c)〕所示,這是三片樣品在偏壓 3V 不同溫度的 G-f 圖形,所有偏壓在(附錄)。G-f 的 peak 為某溫度下對應的

缺陷的時間常數(time constant),可畫出阿瑞尼斯圖求得活化能(activation

energy)以及捕捉截面積(capture cross-section area),如〔表 3-1〕〔表 3-2〕

〔表 3-3〕所示,可看出三片樣品的活化能會隨著量測偏壓愈大,有愈大的趨勢, 且捕捉截面積約為 10-16 (cm2 )數量級。所有偏壓畫成阿瑞尼斯圖,如〔圖 3-10〕 所示,可大約估計這三片樣品在高溫造成頻率響應的 defect 為同一類型。 3-3 深層暫態頻譜分析(DLTS)量測

DLTS 是探討深層能階(deep level)的分析技術,利用此技術,來探討 defect 的特性。利用先空乏載子,然後加個填充脈衝偏壓(filling pulse)填充載子, 然後瞬間空乏量測電容的變化,此量測方式的訊號為 hole emission。

對 no-dots 樣品而言,訂個小偏壓範圍,以量測 hole emission 的方式從 0V 掃至 5V,如〔圖 3-11(a)〕所示。在偏壓小時,低溫出現了一個很寬很胖的 peak,但此寬而胖的 peak 訊號很小,表示此 defect 濃度很低。但當偏壓愈加愈 大時,此 peak 會往高溫移動。當偏壓範圍為 1V / 1.5V 時,在高溫出現了額外 的訊號,當偏壓愈加愈大時,此訊號會往高溫移動,而且從〔圖 3-11(b)〕所示, 此高溫出現的 defect 訊號,隨著偏壓的增加,濃度愈來愈大,但到了一個極大 值,濃度又下降,濃度對偏壓呈現高斯分布的情形。 從 C-V 曲線,得知有兩個不同的 defect,互相呼應 DLTS peak 的兩個訊號。 針對高溫的訊號,我們發現活化能因為偏壓範圍增加而增加,從〔表 3-4〕所示。

(25)

從〔圖 3-12(a)(b)〕所示,此為 small-dots 樣品的 DLTS 量測。我們也發現了 與 no-dots 樣品一樣的趨勢,偏壓小的訊號在低溫出現,且濃度小,跨越的溫度 範圍寬。隨著偏壓加大,一個高溫、濃度很高的訊號慢慢地出現,且低溫的訊號 漸漸地消失。從〔表 3-5〕所示,活化能隨著偏壓有變大的趨勢,且捕捉截面積 大約為 10-16 ~10-17 (cm2 )。 Dots 樣品有著其它兩片樣品同樣的趨勢,如〔圖 3-13(a)(b)〕〔表 3-6〕所 示,不過在偏壓範圍 2V / 3V 之間出現了一個額外的 peak 訊號,後面會詳加討 論。 3-4 Shockley-Read-Hall theory 一 個 理 想 的 半 導 體 , 有 著 完 美 的 晶 格 排 列 和 理 想 的 週 期 位 能 趨 勢 (periodic-potential function),但實際的半導體材料,在晶格中產生的缺陷, 會破壞週期位能的趨勢,而且這些缺陷濃度不夠多時,會在能帶(bandgap)上 造成一個不連續的能階。此能階對於整個半導體可能會抓放載子,此抓放載子的 復合速率決定於 SRH 理論。。。。 假設在能帶間能階 Et的位置有個單一復合中心或者缺陷,我們假設此缺陷 為 acceptor-type,也就是說,當此缺陷抓住電子時的狀態為帶負電,但未抓電 子時,則不帶電或者電中性。 〔圖 3-14〕所示,初始為電中性的缺陷從導帶(conduction band)捕捉電 子,捕捉的速率(capture rate)為〔式 3-4〕所示,其中 RC為捕捉速率(#/cm3-s),

Cn是一個常數,為捕捉截面積(capture cross-section area)與載子移動速度

(thermal velocity)的乘積,Nt是此缺陷的濃度,fF(Et)為缺陷能階中佔據載

(26)

R

C

=

C

n

N

t

( −

1

f

F

(

E

t

))

n

〔3-4〕

若抓取電子的缺陷釋放電子至導帶,如〔圖 3-15〕所示,此釋放的速率

(emission rate)如〔式 3-5〕所示,其中 RE為釋放電子的速率(#/cm3-s),n’

為當費米能階在缺陷能階位置時,導帶中的電子濃度。如〔式 3-6〕,NC為導帶

有效能帶密度,k 為 boltzman constant,T 為溫度,EC為導帶的能階。

'

)

(

E

n

f

N

C

R

E

=

n t F t 〔3-5〕

=

kT

E

E

N

n

' C

exp

(

C t

)

〔3-6〕 在非平衡態時,有額外的電子存在,此動態的關係式為〔式 3-7〕,由於我 們量測導納頻譜分析(admittance),輸了一個 DC 訊號加上一個 AC 訊號,所以 將〔式 3-8〕〔式 3-9〕代入動態的關係式,得到〔式 3-10〕,其中

ω

0為特徵頻 率(characteristic frequency),且

ω

0

=

C

n

(

n

0

+

n

'

)

。因

ω

0=2πf,且 τ=1/f, 所以從導納頻譜分析測量得到的時間常數的關係式〔式 3-11〕 E C t

R

R

dt

df

N

=

〔3-7〕

(

jwt

)

f

f

f

=

0

+

exp

〔3-8〕

(

jwt

)

n

n

n

=

0

+

exp

〔3-9〕 〔3-10〕

(

0

)

0 0

/

1

1

'

)

1

(

ω

ω

j

n

n

n

f

f

+

+

=

(27)

(

)

2

' 0

n

n

C

n Gf

+

=

π

τ

〔3-11〕 當達到平衡狀態時,n0=n’,意即載子在缺陷與外在環境達到動態平衡,交 換速率一樣,則

ω

0

=

2

C

n

n

'為我們量測到的 Admittance 的頻率。 DLTS 量測時,其非平衡態關係式如上〔式 3-7〕,由於先灌完載子在瞬間量 測空乏的狀態,所以 n=0,RC=0。關係式變為〔式 3-12〕,解此微分方程可得〔式 3-13〕,其中時間常數為〔式 3-14〕。 t E

R

dt

df

N

=

〔3-12〕

(

C

n

t

)

f

f

=

0

exp −

n ' 〔3-13〕 '

1

n

C

n DLTS

=

τ

〔3-14〕 從 SRH 理論我們推得導納頻譜分析以及深層暫態頻譜分析兩者時間常數的 差異,如〔式 3-11〕〔式 3-14〕所示,但以我們三片樣品 p-type 的結構,造成

高溫 peak 的缺陷屬於 donor type,所以根據 SRH 理論可得兩個關係式〔式 3-15〕

〔式 3-16〕,利用這兩關係式,可獲得費米能階所在缺陷的背景濃度 P0。

)

(

2

' 0

p

p

C

p Gf

+

=

π

τ

〔3-15〕 '

1

p

C

p DLTS

=

τ

〔3-16〕 〔圖 3-16〕將 G-f 量測偏壓 3.4V 與 DLTS 量測 3V/4V 之間做阿瑞尼斯圖,

(28)

選擇一個溫度 333.33K,可以決定 G-f 與 DLTS 在此條件下的時間常數,其中 sec 22 . 5 m Gf =

τ

,τDLTS =2.02msec,其中捕捉截面積,我們取兩個量測系統的平 均值 7.5*10-17 (cm2 ),thermal velocity 在溫度 333.33K 為 1.64*107 (cm/s), 經過計算可得 P’ = 4.01*1011 (cm-3 ),P0 = 5.77*1011(cm-3)。由此可知,P’約等 於 P0,所以可知導納頻譜分析是在熱平衡狀態下量測,載子在缺陷與外界環境 轉換是動態平衡的。 求得的 P0是缺陷所在的費米能階下的電洞濃度,利用〔式 3-17〕,我們可以 得知缺陷能階位於價帶上的活化能(Et - Ev),此活化能約為 0.48eV,而我們 G-f 量測得到的 0.519eV,和 DLTS 量測得到的 0.5eV,三個值約略相同。經由這方法 證實此兩種量測方式量測到的是同一個 Defect,而且此缺陷的特性滿足 SRH 理 論。

=

kT

E

E

N

p

0 v

exp

(

t v

)

〔3-17〕 綜合以上的討論,針對高溫的頻率響應,在 C-V 曲線上,此缺陷造成的頻率 響應會有個偏壓範圍,而且當溫度愈高時,此偏壓範圍愈來愈大,而且從 G-f 以及 DLTS 兩個量測系統,可明顯地看到隨著偏壓愈加愈大,活化能愈來愈大, 表示此缺陷在能帶上可能是 band 或者是不連續的能階。〔圖 3-17〕,在活化能 0.463eV 有個最大值,表示當活化能愈來愈大時,濃度漸漸變大至最大值,然後 再慢慢變小,呈現一種高斯分布的情形。從 SRH 理論,P0求得的濃度和背景濃度 值約為 1018 (cm-3 ),表示此缺陷位在接近氧化層與半導體的界面處,而且此缺陷 並不是從氧化層裡經過穿隧效應產生的頻率響應。 經此推論,這高溫的訊號可能是氧化層與半導體之間造成的介面能態,所謂 的 interface state。由於活化能大約在 0.5eV 至 0.6eV,在文獻上也指出 interface state 大約在 silicon 能帶的中間。(15) (16)

(29)

3-5 額外的訊號

先前的討論中,dots 樣品的 DLTS 量測在偏壓範圍 2V / 3V 之間出現了一個 額外的 peak 訊號,但在 no-dots 與 small-dots 中卻沒發現,如〔圖 3-11(a)〕 〔圖 3-12(a)〕〔圖 3-13(a)〕 。除了 small-dots 和 dots 樣品在 silicon nitride 層中多長了 Si-NCs,三片樣品在製程上條件相同,所以推測此額外的訊號是來 自於結構上的差異。從 AFM 圖,如〔圖 2-2〕所示,對兩片樣品 small-dots 和

dots 而言,若此訊號是因為 Silicon 在兩個 Si3N4層形成的量子點的量子能階,

而兩者 Si-NCs 的高度(size)差不多,造成的量子能階也會差不多,但 small-dots

並未量到此訊號,所以此訊號可能的來源不是 Si-NCs 造成的量子能階。製程中 經過高溫,Si-NCs 會聚集成較大顆(size)的 silicon dots。dots 樣品因 Si-NCs

成長時間較長,聚集的 silicon dots 高度較大而造成過大的應力(stress),可

能會在 Si-NCs 與 silicon nitride 的界面造成一些缺陷,而且這些缺陷會抓放 載子。但 small-dots 因為成長時間較短,應力較小,以至於沒有多出來的訊號 或者訊號極小。測量得到的訊號,既是 Si-NCs 與 silicon nitride 的界面能態,

而且我們又發現 Si3N4的能帶差(Band gap)大約為 5eV,而 SiO2的能帶差大概

是 9eV,所以此缺陷內的載子對位能障大約有 2.5eV 以上,就我們量測到的時間 常數,載子不可能跳了那麼高的位能障而得到此訊號,所以此 peak 可能是由氧 化層裡面經穿隧效應(tunneling)至半導體,才量得此訊號。 〔圖 3-18〕所示,fresh 表示未灌載子,program 表示以閘極電壓 25V 灌電 子。記憶窗(program window)的大小決定了儲存電荷的能力,從圖中我們發現 了成長 Si-NCs 愈長時間,儲存電荷的能力愈強,儲存電荷愈多。當可儲存電荷 愈多時,表示可能在氧化層裡面能夠抓取載子的缺陷變多了。由先前的討論,我 們大概推測多出來的訊號是成長 Si-NCs 造成 Si-NCs 與 silicon nitride 的界面 缺陷,可能是造成儲存電荷能力變強的原因之一。

(30)

保存時間(retention)的長久對於記憶體(Memory)而言是一個很重要的

特性。〔圖 3-19〕為三片樣品灌同樣載子數目(△VFB=2V)在 150℃的保存時間

的特性,我們發現 no-dots 樣品的保存電荷的能力最差,多了成長 Si-NCs 結構, 保存電荷的能力變好了,可能是電荷部分被累積在 Si-NCs 與 silicon nitride 的界面缺陷。但我們發現當成長 Si-NCs 時間較長時,保存電荷的能力反而變差 了,造成這種情形的原因可能是因成長 Si-NCs 愈長,應力過大造成更多 Si-NCs 與 silicon nitride 的界面缺陷,相較而言可能也產生一些淺層能階。而電荷反 而容易從深層能階跳至淺層能階,然後再跳出氧化層形成一個漏電的途徑,所以 small-dots 樣品的保存電荷的能力較 dots 樣品好。 由於此訊號來自氧化層,為了探討此缺陷的特性,我們試著將載子灌進氧化 層裡。我們使用 programmed 的方法,利用高偏壓所造成的強大電場,將電子已 FN tunneling 的型式從半導體端被灌進氧化層而儲存,如〔圖 3-20〕所示。當 偏壓愈加愈大時,氧化層裡儲存更多由半導體端來的電子,導致電容-電壓(C-V) 曲線會向右平移,電壓愈大,向右平移的值愈多,如〔圖 3-21〕所示。電容曲 線平移的原因是因為當電荷累積至氧化層裡,電荷會造成內建電場,而使得部分 偏壓貢獻在氧化層上,當氧化層裡儲存電荷愈多時,此貢獻在氧化層上的偏壓愈 大。而儲存電子愈多時,C-V 曲線會向右平移,反之,當儲存電洞愈多時,C-V 曲線會向左平移。 首先,我們試著將電子灌至氧化層裡,如〔圖 3-22〕所示。整個電容曲線 平移了 1.4V(∆VFB=1.4V ),我們想確定在 C-V 圖形位於高溫的介面能態

(interface state)是否因 programmed 前後有無影響,於是我們利用導納頻譜 分析來確認,如〔圖 3-23(a)(b)〕所示,未灌載子偏壓 2.5V 以及灌載子偏壓 3.9V 的 G-f 量測。由於平帶電壓平移 1.4V,所以我們選擇 programmed 後量測的偏壓 為未 programmed 時的偏壓加上 1.4V,然後求出 programmed 前後偏壓所對應的 活化能以及捕捉截面積〔表 3-7〕。我們發現氧化層與半導體的介面能態在

(31)

programmed 前後的活化能類似,表示兩者時間常數幾乎一樣,所以 programmed 並不會影響 interface state 的時間常數。 〔圖 3-24(a)(b)〕為灌載子前後界面能態的缺陷濃度比較。由於偏壓的設 定以及 programmed 載子數目的多寡,量測 DLTS 並未利用平帶電壓 shift 多少偏 壓去決定量測範圍,但是從灌載子前後的 defect 濃度幾乎類似,約為 1016 數量 級,而且也有個最大值。所以說灌載子前後並未改變 interface state 的缺陷濃 度。 綜合以上,我們認定灌載子(programmed)前後,並不會影響氧化層與半導 體間介面能態的特性。 確定灌載子後,界面能態不受影響。我們針對 dots 樣品中額外的 peak 在灌 了 電 子 後 有 無 改 變 。 首 先 , 我 們 以 no-programmed 、 less-programmed 和 more-programmed 三種方式來探討多出來的 peak,如〔圖 3-25〕所示,其中 no-programmed 表示未灌電子,less-programmed 表示灌些許電子,使電容-電壓 曲線對於未灌電子時向右平移了 4V,而 more-programmed 表示灌很多電子,使 電容-電壓曲線對於未灌電子時向右平移了 5.2V。接著將三種方式量測 DLTS,如 〔圖 3-26〕所示。由於此片樣品並未有很好的儲存電荷的特性,所以當時間久 了,儲存的電荷會隨著時間慢慢地被抹除(erase),但當電荷被抹除時,氧化層 裡的電子濃度變少,整個電容-電壓曲線就會平移。因 DLTS 量測非常耗時,整個 偏壓範圍量完可能需要兩三天的時間,少部分電荷已經被抹除,每個偏壓對應的 電容值將會跑掉。 面對這個電荷抹除的問題,我們想到了一個方法來間接地避免。由於先前的 討論,半導體與氧化層間的 interface state 並不會隨著灌多少載子或者氧化層 裡電荷的多寡而有所影響,而且在 DLTS 量測上,可同時量測到 interface state 和多出來的訊號,所以我們可以利用 interface state 來探討 DLTS 多出來的訊 號它的特性。

(32)

能帶中不同的活化能,對應不同的時間常數。所以當 interface state 時間 常數相同時,表示在半導體能帶上量測到同一個活化能,利用此方法,我們藉此 探討多出來的 peak 它的特性,如〔圖 3-27〕所示,固定介面能態的溫度,我們 可以發現多出來的 peak 隨著 programmed 電子的多寡而有所影響,當氧化層裡電 子數目愈來愈多時,peak 往高溫移動,表示時間常數變長了。如〔表 3-8〕所示, 針對多出來的 peak,隨著氧化層裡電荷愈灌愈多,活化能愈來愈深,而且捕捉 截面積愈來愈大,從阿瑞尼斯圖,如〔圖 3-28〕所示,可以很明顯地看出這種 趨勢。 灌進氧化層裡的電荷,估計大概是 1010 (cm-3 )數量級,所以電子會填進氧 化層裡的缺陷。由於量測 DLTS 量測的訊號是 hole emission,所以造成的訊號 是電洞跳出缺陷的 peak,表示此缺陷屬於會抓電洞的 donor state。當電子掉進 缺陷時,電洞在缺陷裡面的濃度相對的降低,而電子在缺陷裡造成了一個庫倫吸 引力(Coulomb attractive force),使得電洞更容易從外在環境被拉進缺陷。 當電子掉進缺陷愈多,產生的庫倫吸引力愈大,所以抓電洞的能力更強,這可解 釋為何捕捉截面積隨著 programmed 愈多電子有愈大的趨勢。 活化能愈大,表示此缺陷的時間常數愈長。由於成長 Si-NCs 厚度 10nm 造 成氮化矽層與奈米矽晶體界面產生缺陷,屬於 donor state 的缺陷。此缺陷會抓 電洞,週遭的背景濃度下降,造成奈米矽晶體與氮化矽層間的價帶向下拉長,此 時缺陷中的電洞跳了活化能 0.33eV 至某一能階,然後穿隧出去。當灌載子進入 絕緣層時,電子被佔據在這些抓電洞的缺陷,使得缺陷的濃度相對地增高,此時 周遭的背景濃度降得更低,造成界面的價帶更被往下拉,此時缺陷中的電洞必須 跨越更高的位障才能穿隧出去,所以活化能隨著灌載子愈多愈來愈大。

(33)

(a)

(b)

-6 -4 -2 0 2 4 6 700 800 900 1000 1100 1200 1300

MOS_no-dots

C (p F ) Bias(V) 100 500 1k 10k 50k 100k 500k

T=80K

-6 -4 -2 0 2 4 6 700 800 900 1000 1100 1200 1300

MOS_no-dots

C (p F ) Bias(V) 100 500 1k 10k 50k 100k 500k

T=150K

(34)

(c) (d) -6 -4 -2 0 2 4 6 800 900 1000 1100 1200 1300

MOS_no-dots

C (p F ) Bias(V) 100 300 500 1k 10k 50k 100k 500k 1M

T=220K

-6 -4 -2 0 2 4 6 800 900 1000 1100 1200 1300

MOS_no-dots

C (p F ) Bias(V) 100 300 500 1k 5k 10k 50k 100k 500k 1M

T=300K

(35)

(e) (f) 〔圖 3-1(a)~3-1(f)〕no-dots 樣品變溫變頻 C-V 曲線 -6 -4 -2 0 2 4 6 800 900 1000 1100 1200 1300

MOS_no-dots

C (p F ) Bias(V) 100 500 1k 3k 10k 20k 50k 100k 500k 1M

T=350K

-6 -4 -2 0 2 4 6 800 850 900 950 1000 1050 1100 1150 1200 1250 1300

MOS_no-dots

C (p F ) Bias(V) 100 500 1k 3k 10k 20k 50k 100k 500k 1M

T=390K

(36)

(a) (b) -6 -4 -2 0 2 4 6 700 800 900 1000 1100 1200

MOS_dots

C (p F ) Bias(V) 300 500 1k 10k 30k 50k 100k 300k 500k 700k 1M

T=80K

-6 -4 -2 0 2 4 6 700 800 900 1000 1100 1200

MOS_dots

C (p F ) Bias(V) 300 500 1k 10k 50k 100k 300k 500k 1M

T=150K

(37)

(c) (d) -6 -4 -2 0 2 4 6 750 800 850 900 950 1000 1050 1100 1150 1200

MOS_dots

C (p F ) Bias(V) 300 500 1k 10k 50K 100K 300K 500K 1M

T=220K

-6 -4 -2 0 2 4 6 800 850 900 950 1000 1050 1100 1150 1200 C (p F ) Bias(V) 100 200 300 500 1k 10k 50k 100k 500k 1m

T=300K

MOS_dots

(38)

(e) (f) 〔圖 3-2(a)~3-2(f)〕dots 樣品變溫變頻 C-V 曲線 -8 -6 -4 -2 0 2 4 6 8 800 850 900 950 1000 1050 1100 1150 1200

MOS_dots

C (p F ) Bias(V) 100 300 500 1k 3k 5k 10k 30k 50k 100k 500k 1m

T=360K

-8 -6 -4 -2 0 2 4 6 8 10 750 800 850 900 950 1000 1050 1100 1150 1200

MOS_dots

C (p F ) Bias(V) 100 300 500 1k 5k 10k 30k 50k 100k 500k 1M

T=390K

(39)

(a) (b) -6 -4 -2 0 2 4 6 800 850 900 950 1000 1050 1100 1150

MOS_small-dots

C (p F ) Bias(V) 100 500 1k 10k 50k 100k 500k

T=300K

-6 -4 -2 0 2 4 6 800 850 900 950 1000 1050 1100 1150

MOS_small-dots

C (p F ) Bias(V) 100 500 1k 10k 50k 100k 500k

T=360K

(40)

(c) 〔圖 3-3(a)~3-3(c)〕small-dots 樣品變溫變頻 C-V 曲線 〔圖 3-4〕no-dots 樣品 T=80K,f=500Hz 的低溫 C-V 曲線 -6 -4 -2 0 2 4 6 800 850 900 950 1000 1050 1100 1150

MOS_small-dots

C (p F ) Bias(V) 100 500 1k 10k 50k 100k 500k

T=390K

-6 -4 -2 0 2 4 6 700 800 900 1000 1100 1200 1300

MOS_no-dots

C (p F ) Bias(V) 500

T=80K

(41)

〔圖 3-5〕no-dots 樣品 ONO 結構的串聯電容,其中介電常數 9 . 3 2 = SiO

ε

, 7.5 4 3N = Si

ε

〔圖 3-6〕no-dots 樣品 T=80K、f=500Hz 電導-電壓(G-V)曲線 其中VFB =−0.8V -6 -4 -2 0 2 4 6 -1.00E-008 0.00E+000 1.00E-008 2.00E-008 3.00E-008 4.00E-008 5.00E-008 6.00E-008 MOS_no-dots G (s ) Bias(V)

T=80K

f=500Hz

-0.8V

(42)

〔圖 3-7〕no-dots 樣品空乏區的電容對電壓(C-V)曲線 〔圖 3-8〕no-dots 樣品針對高溫缺陷的變溫 C-V 曲線 -1 0 1 2 3 4 5 6 7 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000

f=500Hz

MOS_no-dots

C (p F ) Bias(V)

T=80K

-6 -4 -2 0 2 4 6 850 900 950 1000 1050 1100 1150 1200 1250 1300

MOS_no-dots

C (p F ) Bias(V) 390K 370K 350K 330K 300K

f=1kHz

(43)

(a) (b) 100 1000 10000 100000 1000000 0 200 400 600 800 1000 1200 1400

MOS_no-dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=3V

100 1000 10000 100000 1000000 1E7 0 200 400 600 800 1000

MOS_small-dots

G /f f(Hz) 330K 350K 370K 390K

bias=3V

(44)

(c) 〔圖 3-9(a)(b)(c)〕no-dots、small-dots 和 dots 樣品偏壓為 3V 變溫 G-f 圖。 -〔表 3-1〕no-dots 樣品高溫頻率響應的缺陷活化能以及捕捉截面積 100 1000 10000 100000 1000000 0 100 200 300 400 500 600 700 800 900 1000

MOS_dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=3V

(45)

〔表 3-2〕dots 樣品高溫頻率響應的缺陷活化能以及捕捉截面積

(46)

〔圖 3-10〕no-dots、small-dots 和 dots 三片樣品 G-f 量測的阿瑞尼斯圖 2.5 2.6 2.7 2.8 2.9 3.0 3.1 3.2 3.3 3.4 3.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0 6.5 7.0

MOS

2V 2.6V 3V 3.6V 4V 4.6V 5V 2V 2.6V 3V 3.6V 4V 4.6V 5V 2V 2.3V 2.6V 3V ln ( τΤ 2 )( s K 2 ) 1000/T(1/K) no-dots dots small-dots

(47)

(a) (b) 〔圖 3-11(a)(b)〕no-dots 樣品改變偏壓的 DLTS 量測 100 150 200 250 300 350 -12 -10 -8 -6 -4 -2 0 2 0.5V

MOS_no-dots

∆ C (p F ) T(K) 0V / 0.5V 0.5V / 1V 1V / 1.5V 1.5V / 2V 2V / 3V 3V / 4V 4V / 5V filling pulse=80ms RW=86msec 0V 100 150 200 250 300 350 -1.5 -1.0 -0.5 0.0 0.5-2 -1 0 1 -4 -2 0 2 -4 -2 0 -10 -5 0 -10 -5 0 -8 -6 -4 -2 0 100 150 200 250 300 350 ∆ C (p F ) T(K) 0V / 0.5V ∆ C (p F ) 0.5V / 1V ∆ C (p F ) 1V / 1.5V ∆ C (p F ) 1.5V / 2V ∆ C (p F ) 2V / 3V ∆ C (p F ) 3V / 4V MOS_no-dots ∆ C (p F ) 4V / 5V RW=86msec filling pulse=80ms

(48)

(a) (b) 〔圖 3-12(a)(b)〕small-dots 樣品改變偏壓的 DLTS 量測 80 100 120 140 160 180 200 220 240 260 280 300 320 340 360 -8 -7 -6 -5 -4 -3 -2 -1 0

MOS_small-dots

∆ C (p F ) T(K) 0V / 0.5V 0.5V / 1V 1V / 1.5V 1.5V / 2V 2V / 3V 3V / 4V 4V / 5V filling pulse=80ms RW=86msec 0.5V 0V 100 150 200 250 300 350 -1.0 -0.8 -0.6 -0.4 -0.2 0.0 -0.4 -0.2 0.0 0.2 -1.5 -1.0 -0.5 0.0-4 -3 -2 -1 0 -8 -6 -4 -2 0 -8 -6 -4 -2 0 -6 -4 -2 0 100 150 200 250 300 350 ∆ C (p F ) T(K) 0V / 0.5V ∆ C (p F ) 0.5V / 1V ∆ C (p F ) 1V / 1.5V ∆ C (p F ) 1.5V / 2V ∆ C (p F ) 2V / 3V ∆ C (p F ) 3V / 4V MOS_small-dots ∆ C (p F ) 4V / 5V RW=86msec filling pulse=80ms

(49)

(a) (b) 〔圖 3-13(a)(b)〕dots 樣品改變偏壓的 DLTS 量測 150 200 250 300 350 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 1 2

MOS_dots

∆ C (p F ) T(K) 0V / 0.5V 0.5V / 1V 1V / 1.5V 1.5V / 2V 2V / 3V 3V / 4V 4V / 5V filling pulse=80ms RW=86msec 0.5V 0V 150 200 250 300 350 -1.0 -0.8 -0.6 -0.4 -0.20.0 0.2 0.4-4 -2 0 2 4 -1.5 -1.0 -0.5 0.0 0.5-2 -1 0 1 -8 -6 -4 -2 0 -8 -6 -4 -2 0 -8 -6 -4 -2 0 150 200 250 300 350 MOS_dots ∆ C (p F ) T(K) 0V / 0.5V ∆ C (p F ) 0.5V / 1V ∆ C (p F ) 1V / 1.5V ∆ C (p F ) 1.5V / 2V ∆ C (p F ) 2V / 3V ∆ C (p F ) 3V / 4V ∆ C (p F ) 4V / 5V RW=86msec filling pulse=80ms

(50)

〔表 3-4〕no-dots 樣品高溫頻率響應的缺陷活化能以及捕捉截面積

〔表 3-5〕small-dots 樣品高溫頻率響應的缺陷活化能以及捕捉截面積

(51)

〔圖 3-14〕電中性的缺陷從導帶捕捉電子

(52)

〔圖 3-16〕G-f 量測偏壓 3.4V 與 DLTS 量測 3V/4V 之間的阿瑞尼斯圖 〔圖 3-17〕缺陷濃度對能帶上活化能的關係圖,活化能 0.462eV 有最大濃度 2.5 2.6 2.7 2.8 2.9 3.0 3.1 3.2 3.3 3.4 3.5 3.6 3.7 3.8 3.5 4.0 4.5 5.0 5.5 6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 10.0

MOS_no-dots

ln ( τΤ 2 )( s K 2 ) 1000/T(1/K) Bias=3.4V Ea=0.519eV σ p=6.49*10 -17 cm2 Bias : 3V/4V Ea=0.500eV σp=8.63*10-17cm2 0.36 0.38 0.40 0.42 0.44 0.46 0.48 0.5 1.0 1.5 2.0 2.5 3.0

MOS_dots

N T (1 0 1 6 c m -3 ) Ea(eV)

(53)

〔圖 3-18〕三片樣品記憶窗(program window)的特性。control(no-dots)、 Si-NCs_1m30s(small-dots) and Si-NCs_2min(dots)樣品記憶窗分別為

3.58V,6.25V,和 8.98V

(54)

〔圖 3-20〕電子以 FN 穿隧效應灌入氧化層 〔圖 3-21〕電子灌進氧化層導致 C-V 曲線向右平移 -8 -6 -4 -2 0 2 4 6 8 10 12 14 16 18 20 700 750 800 850 900 950 1000 1050 1100 1150 1200 1250 1300 1350 MOS_no-dots C (p F ) Bias(V) 6V 8V 10V 12V 14V 16V 18V

f=100kHz

T=300K

(55)

〔圖 3-22〕灌載子後平帶電壓(flatband voltage)平移了 1.4V (a) -8 -6 -4 -2 0 2 4 6 8 10 12 14 750 800 850 900 950 1000 1050 1100 1150 1200 1250 1300 MOS_no-dots C (p F ) Bias(V) no-programed programed 12V

T=300K

f=100khz 100 1000 10000 100000 1000000 1E7 0 200 400 600 800 1000 1200 MOS_no-dots G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=2.5V

(56)

(b) 〔圖 3-23〕(a)未灌載子偏壓 2.5V 的 G-f 量測 (b)灌載子後偏壓 2.5V 的 G-f 量測 (a) 100 1000 10000 100000 1000000 1E7 0 200 400 600 800 1000 1200 programed 12V MOS_no-dots G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=3.9V

(57)

(b)

〔表 3-7〕 (a)未灌載子 interface state 的活化能以及捕捉截面積 (b)灌載子後 interface state 的活化能以及捕捉截面積 (a) 50 100 150 200 250 300 350 400 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 1 no programmed

MOS_dots

∆ C (p F ) T(K) 2V / 3V 3V / 4V 4V / 5V filling pulse=80ms RW=21.5msec

(58)

(b)

〔圖 3-24〕(a)未灌載子 interface state 的改變偏壓 DLTS 量測 (b)灌載子後 interface state 的改變偏壓 DLTS 量測 〔圖 3-25〕no-programmed 表示未灌電子;less-programmed 表示灌些許電子; more-programmed 表示灌很多電子的 C-V 曲線 100 150 200 250 300 350 400 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 1 programmed 19V

MOS_dots

∆ C (p F ) T(K) 6V / 7V 7V / 8V 8V / 9V 9V / 10V filling pulse=80ms RW=21.5msec -6 -4 -2 0 2 4 6 8 10 12 850 900 950 1000 1050 1100 1150 1200 1250

f =100kHz

MOS_dots

C (p F ) Bias(V)

T=300K

programmed more no-programmed programmed less

(59)

(a) (b) 50 100 150 200 250 300 350 400 -5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0

MOS_dots

∆ C (p F ) T(K) 1.5V / 2V 2V / 2.5V 2.5V / 3V 3V / 3.5V filling pulse=80ms RW=86msec no-programmed 120 140 160 180 200 220 240 260 280 300 320 -5 -4 -3 -2 -1 0 1

MOS_dots

∆ C (p F ) T(K) 6V / 6.5V 6.5V / 7V 7V / 7.5V 7.5V / 8V filling pulse=80ms RW=86msec less-programmed

(60)

(c)

〔圖 3-26〕速率窗(rate window)為 86msec 的改變偏壓 DLTS 量測 (a)no-programmed(b)less-programmed(c)more-programmed 120 140 160 180 200 220 240 260 280 300 -5.5 -5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 MOS_dots ∆ C (p F ) T(K) 7V / 7.5V 7.5V / 8V 8V / 8.5V filling pulse=80ms RW=86msec more-programmed

(61)

〔圖 3-27〕速率窗為 21.5msec 的 no-programmed、less-programmed 和 more-programmed 的 DLTS 量測 100 150 200 250 300 350 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 MOS_dots ∆ C (p F ) T(K) filling pulse=80ms Bias = 1.5V / 2V RW=21.5msec no-programmed 100 150 200 250 300 350 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 MOS_dots ∆ C (p F ) T(K) filling pulse=80ms Bias = 6.5V / 7V RW=21.5msec programmed less 100 150 200 250 300 350 -4 -3 -2 -1 0 RW=21.5msec MOS_dots ∆ C (p F ) T(K) filling pulse=80ms Bias = 7.5V / 8V programmed more

(62)

(a)

(b)

(c)

〔表 3-8〕改變偏壓 DLTS 量測的活化能與捕捉截面積(a)no-programmed (b)less-programmed(c)more-programmed

(63)

〔圖 3-28〕no-programmed、less-programmed 和 more-programmed 對特定偏壓的阿瑞尼斯圖 3.0 3.5 4.0 4.5 5.0 4.0 4.5 5.0 5.5 6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 10.0

MOS_dots

2.5V / 3V 6V / 6.5V 7.5V / 8V ln ( τΤ 2 )( sK 2 ) 1000/T(1/K) no-programmed programmed more programmed less

(64)

第四章

結論

低溫低頻的電容-電壓量測可獲得此半導體的背景濃度約為 1018(cm-3

),表 示我們量測的空乏區域(depletion layer)是在佈值的 P-well。從電容-電壓 的電性量測,三片樣品中都可觀察在溫度高於 300K 時有個高濃度的頻率響應。 此頻率響應為缺陷的訊號,在能帶中的活化能約略為 0.5~0.6eV,隨著空乏深度 愈來愈大,活化能愈來愈大,但捕捉截面積約略相同,而且此缺陷的濃度在能帶 上呈現高斯分布的趨勢。我們由 Shockley-Read-Hall (SRH)理論證實了導納 頻譜分析和深層暫態頻譜分析量測到同樣的高溫缺陷,獲得的缺陷所在的背景濃 度也間接地証實了此訊號並非來自氧化層裡的穿隧效應,而可能是半導體與氧化 層間的界面能態(interface state)。 在成長時間 Si-NCs 2min 的樣品發現,在 DLTS 的量測中多出了一個額外的 訊號。從 AFM 圖中,成長 Si-NCs 的時間愈長,Si-NCs 的尺寸愈大。由結構上的 差異,可能是成長 Si-NCs 的尺寸大小造成的影響。但其他兩片樣品並未觀察到 此現象,我們推論此 peak 訊號的來源並不是因 Si-NCs 產生的量子能階,而是因 為成長 Si-NCs 愈大的尺寸產生的應力在 Si-NCs 與氮化矽層的界面造成缺陷。由 於此訊號來自氧化層裡,我們利用灌載子(programmed)進入氧化層的方式去分 析這個缺陷,但我們發現此方法並未影響氧化層與半導體界面能態的特性。固定 界面能態的時間常數,奈米矽晶體與氮化矽層間缺陷的時間常數隨著灌載子愈多 有愈來愈長的趨勢,從阿瑞尼斯圖可看出此缺陷的活化能以及捕捉截面積也有愈 來愈大的趨勢。活化能增加表示載子跨越的位障變高,經由灌載子的方式,電子 佔據了抓電洞的缺陷導致抓電洞的缺陷濃度相對地提高,導致產生一個更高的本

(65)

質位障(intrinsic barrier)使得奈米矽晶體與氮化矽層的價帶提升,使得此 缺陷的時間常數變長。而捕捉截面積愈大表示抓電洞的能力愈強,當電子被灌進 氧化層時,電子進入缺陷產生一個庫倫吸引力使得外在的電洞被缺陷捕捉的能力 變強了。 我們藉由缺陷的分析了解到在氮化矽層內成長奈米矽晶體會造成奈米矽晶 體與氮化矽層的界面造成缺陷,增加的缺陷會抓電子或電洞,導致電荷儲存的位 置變多,儲存電荷的能力變強。所以當奈米矽晶體成長尺寸愈大,此 SONOS 記憶 體儲存電荷的數目愈多。

(66)

參考文獻

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參考文獻

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(68)

附錄 附錄 附錄 附錄 (a) (b) 100 1000 10000 100000 1000000 0 200 400 600 800 1000 1200

MOS_no-dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=2V

100 1000 10000 100000 1000000 0 200 400 600 800 1000 1200

MOS_no-dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=2.6V

(69)

(c) (d) 100 1000 10000 100000 1000000 0 200 400 600 800 1000 1200 1400

MOS_no-dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=3V

100 1000 10000 100000 1000000 0 200 400 600 800 1000 1200 1400 1600

MOS_no-dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=3.6V

(70)

(e) (f) 100 1000 10000 100000 1000000 0 200 400 600 800 1000 1200 1400 1600

MOS_no-dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=4V

100 1000 10000 100000 1000000 0 200 400 600 800 1000 1200 1400

MOS_no-dots

G /f f(Hz) 350K 360K 370K 380K 390K

Bias=4.6V

(71)

(g) 圖(a)~(g) no-dots 樣品全偏壓下的變溫 G-f 圖 (h) 100 1000 10000 100000 0 200 400 600 800 1000 1200 1400

MOS_no-dots

G /f f(Hz) 360K 370K 380K 390K

Bias=5V

100 1000 10000 100000 1000000 0 100 200 300 400 500 600

MOS_dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=2V

(72)

(i) (j) 100 1000 10000 100000 1000000 0 100 200 300 400 500 600 700 800 900

MOS_dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=2.6V

100 1000 10000 100000 1000000 0 100 200 300 400 500 600 700 800 900 1000

MOS_dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=3V

(73)

(k) (l) 100 1000 10000 100000 1000000 0 200 400 600 800 1000

MOS_dots

G /f f(Hz) 330K 350K 360K 370K 380K 390K

Bias=3.6V

100 1000 10000 100000 1000000 0 200 400 600 800 1000

MOS_dots

G /f f(Hz) 350K 360K 370K 380K 390K

Bias=4V

(74)

(m) (n) 圖(h)~(n) dots 樣品全偏壓下的變溫 G-f 圖 100 1000 10000 100000 1000000 0 200 400 600 800 1000

MOS_dots

G /f f(Hz) 350K 360K 370K 380K 390K

Bias=4.6V

100 1000 10000 100000 1000000 0 200 400 600 800 1000

MOS_dots

G /f f(Hz) 370K 380K 390K

Bias=5V

(75)

(o) (p) 100 1000 10000 100000 1000000 1E7 0 200 400 600

MOS_small-dots

G /f f(Hz) 330K 350K 370K 390K

bias=2V

100 1000 10000 100000 1000000 1E7 0 200 400 600 800 1000

MOS_small-dots

G /f f(Hz) 330K 350K 370K 390K

bias=2.6V

(76)

(q) 圖(o)~(q) small-dots 樣品全偏壓下的變溫 G-f 圖 100 1000 10000 100000 1000000 1E7 0 200 400 600 800 1000

MOS_small-dots

G /f f(Hz) 330K 350K 370K 390K

bias=3V

參考文獻

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