組裝於主機板上 (Board to Mother Board)。近年來覆晶技術的發展，更使 得銲錫接點技術層次更加地提升。在以往電子產品中，銲錫接點是用在已 封裝完成的電子元件與基板間，而目前的覆晶技術則是直接用在積體電路 與基板的連接。隨著電子產品微小化、快速化發展，第一層級封裝技術勢 必面對許多挑戰，為了達成縮小晶片體積與提高I/O 數的目標，傳統的打 線接合 (wire bonding)方式如圖 1-2[A]所示，因為僅可在晶片周圍連接導 線，接點數目與晶片邊長有關，隨著晶片尺寸的微小化，打線接合方式因 無法提高使用接點密度將無法使用於高性能的晶片上，然而覆晶方式接合 (Flip chip)如見圖 1-3 所示，利用銲錫凸塊朝下的方式接合，可提高接點 的密度。覆晶製程首先由 IBM 在 1962 年推出，主要應用於陶瓷基板上 做為固態邏輯技術。在 1970 年，IBM 把這項技術開發成 IC 所用的連 接技術，稱為C4(Control-collapse Chip Connection) [2] 的技術。積體電路
晶片與基板的連結，是以晶片上的銲料凸塊和在基材上的連接材料所形成 的電路連結。此技術其優點為體積小、單位面積下具高I/O 數、低訊號遲 滯性、散熱好、自組裝特性 (Self-alignment))(圖 1-4)、良好的電性。鉛在
銲錫凸塊中提供良好的延展性以抵抗外在衝擊，同時由於共晶錫鉛對銅的
（Restriction of Hazardous Materials）法案，規定成員國必須在 2006 年 7 月1 日以後禁止大部分鉛的使用。日本[4]的 JEIDA（Japanese Electronic Industry Development Association）也訂定出無鉛銲料的使用時程，規定有
鉛銲料在 2005 年以後只能用在部分特例上。之後許多國家相繼跟進禁鉛 境汙染之虞，五、易於生產製造。美國的 NCMS（National Center for Manufacturing Sciences ）、 NEMI （ National Electronics Manufacturing Initiative）、歐盟的 BRITE-EURAM、日本的 NEDO（New Energy and Industrial Technology Development Organization）等機構，各自提出多種不 同合金組成的銲料，例如 Sn-Cu、Sn-Ag、Sn-Zn、Sn-Ag-Bi、Sn-Ag-Cu 等，
而目前最被看好的銲料，則是以錫銀銅合金為主的無鉛銲料。無鉛銲料的
開發與研究是目前非常熱門的議題，新組成的銲料必須有良好的性質。
1-3 研究動機
四十年前，摩爾提出預測半導體成長趨勢的摩爾定律 (Moore’s Law)，每 十八個月電路的複雜度會增加一倍；加上高科技新產品不斷追求輕薄短
（Kelvin bump probes）很早就被利用，如圖 1-6 所示，該結構可針對欲量 測的指令範圍做電性的觀測，且可避除接點的接觸電阻對電性量測的影
響，故長久以來一直都是電性量測的首選工具之一。而在過去利用凱文結 構做電遷移觀測的相關研究則可回溯到70 年代，在 Al stripe 上利用凱文 結構做詳細的電性分析。到目前為止，覆晶銲錫接點電遷移研究中的電性 觀測，大多都是利用雛菊花環結構（Daisy chain structure），直接定義電 路開路時為銲錫接點破壞的時間，可是這樣的實驗方式會產生不少問題，
以利用電阻變化量確實分辨出電遷移造成的不同階段孔洞成長[6]。因此 本篇研究選用無鉛共晶錫銀銲錫作為電遷移測試接點，並使用凱文結構量 測單顆銲錫凸塊的電阻變化，來討論當銲錫凸塊高度下降時對電遷移壽命 與破壞模式的影響。
圖1-1 電子封裝層級示意圖 [1]
圖1-2 打線接合技術 [A]
圖1-3 覆晶接合示意圖
圖1-4 覆晶銲錫自組裝示意圖
圖1-5 錫晶鬚導致元件短路 [B]
圖1-6 Kelvin structure 在半導體電性量測示意圖