總計畫在本年度已完成各子計畫規格的協調，並協助各子計畫完成其工作目 標，詳細說明於後。
總計畫成果自評
總計畫完成子計畫間的整合工作並進行整合測試之工作，達成之成果如下：
完成子計畫四與子計畫六之成果整合與整合測試工作：接收機的解調變部分 與解碼部分，分別由子計畫四與子計畫六所負責，數位部分的整合係整合此 兩子計畫之成果，並驗證其正確性與效能。數位部分的驗證完成以下三部 分：第一為子計畫六驗證，第二為子計畫四驗證，第三為數位驗證部份，亦 即子計畫四與子計畫六整合之後的驗證。最後完成 FPGA 驗證，已將子計畫 四與子計畫六的成果合成至 Stratix ⅡEP2S60F1020C4，已達成 FPGA 驗証 之要求。
完成子計畫三混合訊號模組之整合測試工作：完成子計畫三之 Mixer、
VGA、AAF 三個 IP 相鄰 sub-carrier 失真情況之驗証，在 8192 個 sub-carrier 的系統中，在輸入端的兩個相鄰 sub-carrier，經 Mixer 降頻、VGA 增益控制、
AAF 濾除鏡像頻率後，取得 AAF 輸出信號頻譜並証明此二信號通過這些電 路後仍能保留相對資訊。除了以 Mixer、VGA、AAF 進行相鄰頻道失真的 驗証外，還進行包含 ADC 及 PLL 進行解析度及操作頻率的驗証，將 36 MHz IF 信號輸入 Mixer 輸入端，使訊號通過 VGA、AAF、ADC 後，進行模擬結 果的分析得到 ADC 的 SFDR 為 53 dB，ENOB 為 8.53 bits，符合設計需求。
子計畫一成果自評
子計畫一提出三項不同設計的天線
第一項天線：本天線設計於接收類比電視頻道 174-216 MHz 頻帶時，與傳 統單極天線比較之下具有不錯之收訊能力，因此本設計天線雖然會使得攜帶 式電視體積略為加大，但是在攜帶、美觀考量上都較使用傳統長直型單極天 線之攜帶型電視為佳。
第二項天線：本天線設計具相當大的阻抗頻寬，因此可運用於傳統類比電視 頻帶 470-806 MHz 或是數位電視廣播頻帶，且其場型表現上於水平面為全 向性場型，因此具有相當好的接收能力。
第三項天線：本天線設計是應用於筆記型電腦，其主要是針對數位電視廣播 頻帶所設計，本設計天線具有不錯的阻抗頻寬表現；但是本設計天線於於水 平方向非全向性輻射場型，因此在本天線設計上尚有改良之空間，因此未來 將針對天線之場型方面進行改善，進而使得天線可在阻抗頻寬及輻射場型上 皆具有不錯的表現。另外，由本項計畫的執行，對於參與計畫人員，也獲得 許多微波天線應用於可攜式電視的實作技術及研究經驗。
子計畫二成果自評
子計畫二完成下列工作：
完成 DVB-T 射頻調諧器之接收機晶片設計：在去年度之計畫中，子計畫二 已成功實現了一完整之 DVB-T 射頻調諧器之模組，初步驗證了雙次轉頻構 想之可行性，也已透過 CIC 完成了該模組中前端關鍵之單晶片設計，其測 試結果也都符合預期。因此，在本年度的研究中已完成一完整之射頻調諧器 單晶片電路設計與實現。
完成 DVB-T 射頻調諧器之接收機模組設計：本設計之接收機採用雙次轉頻 第二零中頻架構，較現今大多數位電視接收機所使用之雙次轉頻架構簡單許 多，大幅減少所使用之元件數量，而本接收機僅使用 4 個晶片且並未使用 SAW Filter，此接收機之積體化程度大幅提高。
經過嚴謹的頻率規劃與鏈路預算分析，提出 DVB-T 射頻調諧器之完整設計 架構與元件規格。完成 DVB-T 射頻調諧器接收機系統規範測試。
子計畫三成果自評
子計畫三已完成下列各項計畫目標：
適用於 DVB-T 系統之中頻混波器：完成實作一顆應用在 DVB-T 數位電視 類比前端電路中，將 36 MHz 中頻信號降頻至 4.5 MHz 基頻供後續 ADC 電 路處理之中頻混波器，下線編號為 D35-94A-58e。經晶片實測結果，功能正 常。
適用於 DVB-T 系統之具溫度補儐、可調頻寬的抗失真濾波器：完成實作一 顆應用在 DVB-T 數位電視類比前端電路中，由數位訊號控制，提供三種不 同基頻頻寬 (6, 7, 8 MHz) 的抗失真濾波器，下線編號為 D35-94A-01。經晶 片實測結果，功能正常。
可變增益放大器：完成實作一顆可應用在 DVB-T 數位電視類比前端電路 中，數位控制具 70 dB 動態範圍，95 MHz 頻寬的可變增益放大器，下線編 號為 D35-93E-06。經晶片實測結果，無法正常工作。
適用於 DVB-T 系統之低抖動 80 MHz PLL 電路：完成實做一顆可供 DVB-T 數位電視類比前端電路中，80 MHz ADC 取樣時脈之 PLL 電路，下線編號 為 D35-94A-42。經晶片實測結果，部分功能正常。
適用於 DVB-T 系統之 10-bit, 80MS/s ADC：完成實做一顆應用於 DVB-T 數 位電視類比前端電路中，可直接將 36 MHz 中頻信號轉換為數位信號之 ADC 電路，下線編號為 D35-94B-51。
適用於 DVB-T 系統中正交分頻多工通訊之可轉變 2K/8K 模式快速傅立葉轉 換處理器：完成實做一顆 DVB-T 系統所使用的正交分頻多工通訊之可轉變 2K/8K 模式快速傅立葉轉換處理器，下線編號為 D35-93D-04。經晶片實測 結果，功能正常。 (Vectorized Pipelining Architecture) 觀念的一個可重結構( reconfigurable ) 的高度 指令並行化的前瞻性的設計，計劃實現 40 MHz FPGA SIP 雛型與 133 MHz 之晶 片設計與相關程式開發環境，不僅可充分符合於本計劃的需求，更能應用於高效 能的數位訊號處理上，如 Software Radio 的演算處理需求。
已經建立的 DVB-T DSP 架構，主要是由兩個運算核心構成，此運算核心稱 為 Super Element (SE)。每個 SE 的執行單元包含兩個部份，分別是 Basic Element 1(BE1)與 Basic Element 2(BE2)。BE1 以一個 16bits 算數邏輯處理器為核心，另 外提供了兩個 Load 單元做 Memory read 與一個 Store 單元做 Memory write 的位 址計算。BE2 則是以一個 16bits 算數邏輯處理器與 16x16bits 的乘法器為核心，
另外提供了一個 Load 單元做 Memory read 與一個 Store 單元做 Memory write 的
依據 DVB-T DSP 微架構與指令集，目前已完成 DSP 核心 FPGA 硬體之設 計，並於模擬軟體與 FPGA 版上驗證指令執行無誤。目前 DVB-T DSP 主要是以 數位訊號處理常用的六個演算法（FIR、IIR、FFT、DCT、IDCT 與 Matrix Multiple）
來做驗證，並評估處理的這些演算法之效能，評估的方法是與同為 VLIW 架構 由 TI 公司所研發之 C6201 做比較。根據模擬分析的結果，由於針對 FFT 演算法 設計改良傳統 DSP 的餘數定址(modulo addressing)之運算機制，使得原本離散的 向量能被視為一新的連續向量，避免了因向量中斷所造成的管線延遲。並利用軟 體排程(Software pipelining)的方式將指令迴圈重新排程以達到在處理 FFT 之蝴 蝶運算時具有最佳之指令並行度，此架構在處理 FFT 運算時跟 C6201 相比只需 要其 1/2 的運算時間，也由於提供較多的記憶體存取單元，所以在做其他演算法 也有高於 C6201 的效能。
子計畫六之成果自評
子計畫六按預期不僅完成了內部解碼腓特解碼器、外部解碼器禮德-所羅門 解碼器及內解交錯器之設計與實作，而且也整合了各個模組為符合 DVB-T 功能 規範的通解解碼器。帶給參與研究學生許多的相關訓練，包括晶片設計、FPGA 之使用、矽智產之設計及 DVB-T Channel Decoder 的演算法，
相關研究成果如下
專 利 : Design methodology of digital video broadcast receiver symbol deinterleaver based on single-port memory
論文: “DESIGN OF AN EFFICIENT MEMORY-BASED DVB-T CHANNEL DECODER”, to appear in the IEEE International Symposium on Circuits and Systems 2005.
子計畫六所提的架構，包含有限場域常數乘法器的設計，內外交錯器的架構 都是在文獻裡未見過，降低了許多 Channel Decdoer 的花費，這些架構及整體使 用單埠記憶體的 DVB-T 通道解碼器的設計也正準備發表相關的 Journal paper。
而矽智產的部分也皆完成，將進一步輸出到相關矽智產資料庫。下線的準備工作 也大致完成，將於日後進行此通道解碼器的下線。此計畫的設計與實作進程符合 原先預期。未來，將朝主要三個方向努力：第一，將繼續最佳化現有設計，尢其 將朝低功率的目標進行，以提高矽智產特色。第二，將與其他相關計劃的成果整 合以達到一完整 DVB-T 接受器的系統晶片。第三，由於 DVB-T 的通道解碼器 的架構在許多的系統上都有相同的部分，此一解碼器將朝更多元化，符合多項標 準的架構來演進。