3-1-1 電阻
電阻為材料特性之一，當電流流經材料時會以光或熱的方式將能量消散 掉，對材料而言，電阻值（Resistance, R）與材料的長度（L）及材料的電阻 係數（Resistivity, ρ）成正比關係，並與電流流經材料的截面積（A）成反比，
如圖6所示之電阻結構圖，其關係式如下： 可用片電阻（Sheet Resistance）來表示，其電阻之關係式如下：
s
圖7：薄膜電阻元件結構與片電阻定義
圖8：不同電阻圖形之總電阻計算範例
又片電阻與薄膜厚度成反比，一般在製程中以控制電阻薄膜厚度來獲得 預期之電阻值，但因製程誤差，通常於薄膜電阻製作完成後，再利用修整其圖 案 來 改 變 電 阻 值 ， 最 常 使 用 的 方 式 為 雷 射 修 整 ， 常 見 的 幾 個 修 整 方 式 如 圖
片電阻雷射修整方式一般多採用單切口和L型切口，以L型切口的修整方 式來說，其修整精度可達±3%，電阻值變化情形如圖10說明
[3]。
圖9：常見的片電阻雷射修整方式[13]
圖10：片電阻 L 型切口雷射修整電阻值變化情形[3]
3-1-2 電容
電容器為一種儲能元件，在兩平行的金屬板間夾以絕緣材料，當施加一 直流電源於該金屬板上時，電荷因為不易通過絕緣材料而累積，如此於兩金屬 板間形成一電場而儲存其能量。其中，當絕緣材料為真空或乾燥空氣時，所能 容存的電荷能量最少約為8.854×10-12 F/m，是一種常數值，稱為自由空間（Free Space ） 之 基 本 容 電 率 （ Permittivity ） 或 真 空 介 電 常 數 （ Vacuum Dielectric Constant），通常以
ε
0表示。如 圖11之電容結構圖，當絕緣材料為其他絕緣介質時，該材料本身之介 電常數（Dielectric Constant），通常以k表示。電容值（Capacitance）則可由下 列關係式求得：
（Linkage Current）情形。若以交流電源施加於電容器時，上下金屬板之極性會 隨之變化，使得電子會輪流集中於金屬板上，產生類似電流流動之現象，造成寄
圖11：電容結構圖
圖12：電容器之等效電路
就電容器的應用來看，可依其電容值大小來概分其功能
[3]：
1.低電容值（0.01-0.1μF）電容：
通常做為消除電磁雜訊之用，例如解除耦合效應（Decoupling）、避免額 外的電磁干擾(EMI)或當元件於訊號波動暫態（Switching Transient）位準時，
可提供其瞬間所需的能量，使達到更良好的阻抗匹配（Impedance Matching）。
所謂耦合效應係指當板面上密集相鄰線路之間，因磁場與電場交互作用 的關係，一旦出現訊號傳輸時，彼此之間將會出現感應與干擾。在數位方波領 域中稱之為耦合（Coupling）效應，在射頻（RF）通訊中或其他高頻中則通稱 為串音或串訊（Crosstalk）現象，當頻率愈高時這種不良效應也愈為明顯。為 了避免耦合效應，在主動元件之訊號線於板面之輸出處，在訊號線與接地層之 間，採用旁路電容器的銲接方式（如圖13所示）：即一隻腳旁接訊號線，另隻 腳跨接入地層，如此可使訊號中較高頻率之振盪波雜訊，以暫存方式將其能量 予以吸收，而使得所傳送訊號之波形更為完整。
去耦合用的電容器數量最多，幾乎主動元件所引出各訊號線的起點處都 會用到，且愈接近IC主體愈好。如PentiumⅢCPU，將15顆0805的Capacitor直
接用錫膏銲接在其FC-PGA之六層載板底面的中央空地上，PentiumⅣ更再擴增 到0402四合一Array者有30顆之多。
板面上電磁干擾（Electro-magnetic Interference，EMI）的起源很多，常 見者是來自插裝或貼裝的零散電容器，當高頻訊號通過其迴路時，即因所寄生 的電感(Parasitic Inductance)而帶來電磁干擾的額外雜訊問題，低容值的電容器 可將額外雜訊吸收掉，以避免干擾。
2.中電容值（0.1-1μF）電容：
通常做為提供電荷能量之用途，係針對傳輸線（Transmission Line）提供 所需的電荷能量，或供應IC負載所需要的電流能量，協助其等到達穩定狀態，
如此將有助於方波訊號“升起時間（Rise Time）”的縮短，而使訊號更快更完 整。圖14-(a)之上圖為理想0與1之方波，圖14-(a)下圖出現過激與下激之高頻雜 訊，以及升起時間（Rise Time ,tr）與下降時間（Fall Time）叢生延誤之不良 訊號情形。圖14-(b)為類比訊號之正弦波出現高頻雜訊，而從示波器上見到的 畫面。眾多電容器與電阻器與其他被動元件之主要功能，就是為了消除各種雜 訊。
3.低頻大電容值（Bulk Capacitance 1-47μF）電容：
通常做為提供穩壓用途，此等大電容的電解電容器，通常加裝在電源供 應器附近，提供一種穩定電壓之作用。且尚可對電源層（Power Plane）或其 他高頻用小型電容器，進行能量上的補充，使全板面各地區的工作電壓更為一 致與穩定。
圖13：IC 封裝體中某一訊號線引出處，所側向銲接的 SMT 片狀電容器。
(a)
(b)
圖14：中電容值電容作為訊號完整性之訊號分析[3]
3-1-3 電感
3-1-4 品質因子
薄膜的形成方式主要可分為乾式和濕式兩類，其方式整理如表6[13]。其 則稱化學氣相沈積（Chemical Vapor Deposition, CVD）。印刷法則是衣功能要 求將金屬氧化物、玻璃黏著劑等粉末混合有機黏著劑、表面活性劑、有機溶劑， 成膜之片電阻值多介於10~1000Ω/square間，另在材料特性上尚須考量其電阻 溫度係數（Temperature Coefficient of Resistance, TCR），TCR即該材料於不同 溫度下之電阻變化率，通常需在100 × 10-6 /℃以下。常用於薄膜電阻的形成方 式有真空蒸鍍、濺鍍、熱分解、以及電鍍，而常用的電阻材料則包含有單一成 分金屬、合金、及金屬陶瓷三類，又以金屬陶瓷在近年來發展較為熱門，表7 為常用之金屬陶瓷材料整理[13]。
表6：被動元件薄膜的形成方式[13]
類型 方 式
真空蒸鍍 切削 光聚合反應
濺鍍 壓延軋制 放電聚合
離子鍍 化學的製膜法 蒸鍍聚合
電漿噴塗 熱分解法 -
乾式
電漿噴射 氣相反應法 -
電鍍 蝕刻 溶膠-凝膠
化學鍍 網版印刷 L-B法
濕式
陽極氧化 塗敷 -
圖16：薄膜電阻製程示意圖
表7：常用之金屬陶瓷材料整理[13]
1μm時64 -200~-300
Ti-Si-N 濺鍍 0.0004 -20
Ti-Zr-Al-N 濺鍍 0.6~7.8 -200~+200
Ti-C-O-N 濺鍍 0.6~7.8 -1000~-10000
Ti-Si-O 濺鍍 0.1~70 -400~-2400
3-1-5-2 薄膜電容
MIS（Metal-Insulator-Semiconductor）薄膜電容由於是利用半導體為底電 極，使得電容本身會有寄生電阻的存在，造成元件的共振頻率降低，無法應用 200MHz 以 以 的 頻 率 範 圍 ， 所 以 高 頻 的 應 用 就 必 須 要 選 擇 MIM
（Metal-Insulator-Metal）薄膜電容，MIM電容可降低寄生電阻值，進而提高 元 件 共 振 頻 率 ， 而 共 振 頻 率 則 是 取 決 於 介 電 材 料 的 自 振 頻 率 。 相 同 於 薄 膜 電 阻 ， 薄 膜 電 容 的 電 極 也 要 考 量 其TCR ， 且 其 介 電 材 料 尚 有 電 容 溫 度 係 數
（Temperature Coefficient of Capacitance, TCC）及介電常數（k）要考量，其 製程示意圖如圖17。電容的最終態樣有時為了對外接點之設計，亦有L型電容 之設計，如圖18所示。
另 外 要 注 意 的 是 ， 基 材 的 表 面 粗 糙 度 應 在Ra＜0.3μm以 下 ， 若 粗 糙 度 過 高，介電層容易被下底電極的突丘（Hill Lock）穿透，形成短路或是造成崩潰 電壓過低的現象
[9]。
圖17：薄膜電容製程示意圖
圖18：L 型電容之設計
3-1-5-3 薄膜電感
薄膜電感製程較相似於電阻製程，但主要的設計考量在於如何降低其寄 生電容與提高元件的品質因子（Q），由於電感特性必須考慮到降低其直流阻 抗（DC Resistance, RDC），以提高Q值的需求，所以電感導線的膜厚必須要在 5~10μm之間，故製程上通常採用電鍍方式形成電感導線以符合需求。其製程 示意如圖19。
基材的表面粗糙度亦會影響薄膜電感的特性，尤其在高頻時，過高的表 面粗糙度容易造成雜訊的升高，造成高頻特性降低，故基材的選擇、製作、及 加工亦會影響到整個薄膜元件的效能。幾種常見的平面電感圖形設計有條狀、
環狀、曲折狀、方形螺旋狀、圓型螺旋狀等，如圖20所示。
圖19：薄膜電感製程示意圖
3-1-5-4 薄膜式被動元件發展現況
薄膜式被動元件發展現況，針對現行已知之薄膜式被動元件結構，以發 展廠商為分類，分別介紹如下：
1. Telephus
Telephus發展的IPD係採用厚銅製程，此製程可為只具有被動線路之元件 達高效能、低成本以及小尺寸之目的，如濾波器及分工器，厚銅金屬層（10μm）
和矽絕緣表面（25μm SiO2在頂面）使得無線通訊系統及整合式RF模組具有高 效能表現，而低介電常數材料適於用來減少金屬層間之寄生電容，精確的NiCr 電阻器及SiN型的MIM電容器也是可製作的，有電電鍍型的Ni/Au或Cu接墊分 別 可 供 打 線 接 合 或 銲 球 凸 塊 來 使 用 ， 封 裝 後 或 顆 粒 型 晶 片 可 依 客 戶 需 求 來 提 供，Telephus的IPD製程目前係採用6吋（150mm直徑）晶圓來大量生產，其發 展之IPD結構如圖21所示。
圖21：Telephus 發展的厚銅製程 IPD 結構圖（資料來源：Telephus 網站）
2. IMEC
IMEC的薄膜技術亦是使用電鍍銅做為內連線線路，BCB做為介電層，以 及Ni/Au層做為最終接面金屬，使用多達四層的金屬層，最小的銅線寬度及間 距為5μm，此外，TaN電阻(25Ω/square)及Ta2O5電容(0.75 nF/mm2)層可再整合，
使用不同的BCB層時也可達到低電容值(5.6 pF/mm2)。其典型IPD結構如圖22 所示。
圖22：IMEC 的薄膜技術 IPD 結構示意圖（資料來源：IMEC 網站）
3. IZM
Fraunhofer IZM所發展的IPD元件亦是藉由晶圓級薄膜多層技術來製作，
並使用BCB層來做為介電層，以銅做為電性連接線路，基板材料選用Pyrex，
單層厚度約只有數μm，整體元件製作係利用曝光顯影技術、有電電鍍以及乾、
濕式蝕刻，並設置及迴銲預形成的銲球於其上，做為電性連接接點，接點間距 約500μm。平面電感則用導線以整齊圍繞方式排列形成，電容部份包含兩金屬 層，並以中介高分子層分離。圖23為IZM的晶圓級薄膜多層技術IPD結構示意 圖。
圖23：IZM 的晶圓級薄膜多層技術 IPD 結構示意圖（資料來源：IZM 網站）
4. Dai Nippon
Dai Nippon發展之IPD其電阻器以Ti/Cr為主，電容器採陽極氧化形成Ta2O5
之製程，其介電常數為21.8，電感之設計有微帶線及螺旋電感，線路亦採用Cu 為主。圖24為Dai Nippon發展之IPD結構示意圖。
圖24：Dai Nippon 發展之 IPD（資源來源：Dai Nippon Presentation）
5. SyChip
SyChip發展之IPD則是以TaSi為電阻材料，其電容之介電材料為Si3N4，上
SyChip發展之IPD則是以TaSi為電阻材料，其電容之介電材料為Si3N4，上