第一章 緒論
1.2 文獻探討
William Shockley、John Bardeen 和 Walter Brattain 三人在 1947 年將人類帶入 現代電子紀元，積體電路正式進入我們的生活中，雙載子電晶體使得電子工業迅速 的發展。1960 年金氧半場效電晶體，更是將電子產業推上前所謂有的高峰。1963 年，互補式金氧半場效電晶體(Complementary-MOSFET)技術的發明，讓電晶體能 在低電流的狀態下進行工作，大幅減少電路的功率耗損，是積體電路最主要的技術。
在積體電路的框架下，元件不斷的微縮，較小的元件尺寸可以擁有較高的元件 密度，意味著元件效能的提升。此外，較短的通道，驅動電流也因此獲得提升 (𝐼𝐷~ 𝑙 𝐿⁄ )，但元件特性也將偏離長道通近似(Long-channel approximation)的假設。
短通道下，通道邊緣(源極、汲極及絕緣區)將更靠近而無法繼續忽略其影響。2002 年進入到了奈米電子世代，此時，閘極氧化層已變的非常薄，閘極漏電流相對增加，
造成此現象的主因為穿隧電流(Tunneling current)，其機制在厚度小於 5nm 下將由 原先的佛洛-諾罕穿隧(Fowler-Nordheim Tunnel, F-N tunneling)轉變成直接穿隧 (Direct tunneling)，此機制的主因是當閘極介電層厚度達到一定的物理極限時，其 電流會與閘極介電層厚度平方成反比，電子不再需要很高的電壓即會發生穿隧，導 致漏電流大量的產生[4]。
除了漏電流的問題，元件微縮至奈米級，短通道效應造成的特性衰退已變的相 當嚴重，使得元件無法繼續向下微縮。原本僅由閘極施了電壓所感應的基板空乏區 電荷，因短通道而會受到汲極與源極間之平行電場影響，由漸變通道近似所推導出 的臨界電壓勢必受到影響。短通道效應造成的影響包括：
(1) 線性區之之臨界電壓下滑 (threshold voltage roll-off )
奈米級元件之短通道效應無法再忽略其影響，對 p 通道 MOSFET 而 言，臨界電壓會變的比原先還要小(即不那麼負)。臨界電壓偏移量∆𝑉𝑇是因 為空乏 區 從原 先的 長 方形 L× 𝑊𝑚因平形 電場 的 關係， 變為梯 形 (L + 𝐿′) 𝑊𝑚⁄ ，∆𝑉2 𝑇的公式如下：
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∆𝑉𝑇 = −𝑞𝑁𝐴𝑊𝑚𝑟𝑗
𝐶0𝐿 (√1 +2𝑊𝑚
𝑟𝑗 − 1) (1)
其中𝑁𝐴為基板摻雜濃度，𝑊𝑚為空乏寬度，𝑟𝑗為接面深度，𝐿為通道長度，
而𝐶0為每單位面積之閘極氧化層電容。
原先在長通道模型下，因為∆(𝐿′- L)遠小於 L，所以電荷減少量較低。
對短通道元件而言，兩者是相仿的，故導通元件所需的電荷將大幅地下降。
由上式可知，固定𝑁𝐴、𝑊𝑚、𝑟𝑗 和 𝐶0 下，隨著通道長度的縮減，臨界電壓 將隨著降低。
(2) 汲極引致能障下降 (Drain-Induced Barrier Lowering)
以 n 通道 MOSFET 為例，當閘極電壓小於𝑉𝑇時，p 型矽基板在𝑛+源極 與汲極之間會形成位能障，此能障會限制電子從源極流向汲極。元件在長 通道下，工作於飽和區時，汲極接面的空乏區寬度遠大於源極接面，在源 極介面增加方空乏區寬度對於源極邊緣的位能障影響很小。換句話說，長 通道元件，即便改變閘極偏壓，源極邊緣的能障仍然是定值，因此可以讓 我們透過閘極電壓的改變，調整有效的通道長度，空乏區的寬度並不會影 響位能障的高度(barrier height)。仍然，短通道下，源極和汲極是相當接近 的，汲極的偏壓是會對源-汲極邊緣的位能障高度造成影響。汲極的電壓上 升，橫向電場由汲極穿透至源極表面區域，導致位能障的降低，使得源極 至汲極的電子注入大量增加，造成次臨界電流上升[7]。
在短通道元件中，對於這種因通道長度減少或源極偏壓增加所造成的 位能障下降現象，我們稱之為汲極引致能障下降(Drain-Induced Barrier Lowering, DIBL)。位能障的下降，源極注入額外的載子到汲極，臨界電壓 會隨著汲極電壓增加而減少。此外，DIBL 也會在 Oxide 與 silicon 的界面 形成漏電路徑，當汲極偏壓夠大時，漏電流將顯著的出現。
(3) 本體碰穿 (Bulk Punch-Through)
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DIBL 效應使得漏電路徑在 SiO2/Si 的界面形成。汲極接面的空乏層因 汲極偏壓的上升而擴張，隨著汲極偏壓的上升，顯著的漏電流會由源極經 由 MOSFET 的基板本體流向汲極，稱為本體碰穿(Bulk Punch-Through)。
短通道效應帶來的影響，在小尺寸元件中帶來極大的影響，通道中的 電荷，不再單純由閘極電壓控制，亦受到汲-源極橫向電場的影響，閘極對 通道的控制隨著通道的縮短而逐漸下降，描述閘極對通道的控制力，最典 型 的 參 數 就 是 次 臨 界 斜 率 或 稱 為 次 臨 界 擺 幅 (Subthreshold Swing, SS, mV/dec)，用固定閘極電壓下，相對增加的汲極電流大小，表示元件的開關 速度。短通道使得漏電流的情況更加嚴重，次臨界擺幅因而上升，顯示閘 極對通道控制力變差[8]。
雖然短通道效應看似為微縮工程的巨大阻礙，但科學家也提出許多元件結構，
針對短通道效應加以控制及改善元件特性。分成三個部分：通道摻雜(Channel Doping)、閘疊層(gate stack)、源/汲極設計[7]。
(1) 通道摻雜(Channel Doping)
典型的 MOSFET 為了追求高性能，通道摻雜的分布值會略低於半導體表 面，略低的表面濃度可以提高遷移率，而表面下的高濃度摻雜是為了抑制碰穿 (Punch-Through)及其他的短通道效應。在介面深度以下的摻雜，為了降低介面 電容及基底效應對臨界電壓的影響，通常會較低。
以摻雜濃度的方向抑制短通道效應的方法，可分為側向與縱向非均勻摻
雜(此指通道)兩大類，稱成基板工程與源/汲極工程。雖然此技術改善了短通道 效應，但因通道高摻雜的影響下，會有反向短通道效應的產生(reverse short channel effect, RSCE)，間接抑制𝑉𝑡截止電壓下降效應的發生[4]。
(2) 閘疊層
這裡包含了閘極介電層與閘極接觸材。當閘極介電質 SiO2 厚度微縮到 2nm 以下，我們需要替代技術去解決一些基本穿隧問題。高介電係數材料或 high-k 介電質在相同的電容值下有較厚的物理厚度可以降低電場，稱之為等效
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氧化層厚度(equivalent oxide thickness, EOT) (EOT=物理厚度*𝑘𝑆𝑖𝑂2/𝑘)，可以達 到 1nm 以下。
(3) 源/汲極設計
短通道效應下，汲極偏壓應著通道長度的縮短而下降，否則電場的上升在 汲極可能會引發累增崩潰。為了降低短通道效應，在通道附近延伸的淺通道就 是為此設計。利用較經的重摻雜(輕摻雜汲極，lightly doped drain(LDD))在閘極 到汲極的重疊區域，以此減少側邊的電場峰值及降低熱載子(Hot Carrier)造成 的撞擊解離。在通道較深的介面可幫助減少串聯電阻。LDD 的缺點則組成複 雜及較高的汲極阻抗[4]。
世界首度使用高介電係數材料(high-K)及金屬閘極(Metal Gate)的是 Intel 公司，
他們在 45nm 製程中導入，寄望在微縮工程的進行中，提升效能也同時保持良好的 元件特性[1]。發展至今也普遍的被大家所使用，但也帶來一些問題待解決，包括：
(1) 介面密度(Interface Trap Density)偏高
大多的高介電係數材質屬過渡元素(Transition Metal)氧化物，與矽的界面 特性較差，有界面陷阱密度較高的問題存在。
(2) 電荷捕捉/散逸效應(Charge Trapping/De-trapping)
對元件施加偏壓、溫度甚至加上時間參數之影響，電荷會被捕捉至界面處 及材料內，導致元件電性產生磁滯現象(Hysteresis Phenomena)，且本體高於界 面。
(3) 漂移率(Mobility)偏低
高介電係數材料與 Si 之界面相較於 SiO2與 Si 界面，界面較不平整、嚴重 的庫倫散射及聲子散射問題，衰退情況更加劇烈。
(4) 介電層負偏壓不穩定度
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對 p 型 MOSFET 而言，當介電層厚度小於 3.5nm，負偏壓溫度不穩定性 (Negative Bias Temperature Instability, NBTI)將造成元件的嚴重退化及生命週限 的衰退[10,20]。
閘極對通道的控制能力，對電晶體效能影響甚鉅。MOSFET 在大量導入ＨKMG 技術後，微縮工程又再次的突破，但我們並沒有因此而滿足，人類的潛力不容小覷。
1999 年，胡正明教授與其 Intel 團隊成功研發，帶領人們突破了 2D-平面電晶體的 框架，宣告了立體結構電晶體的世代來臨。以高架方式取代過去的平面通道，再以 閘極包覆高架通道，呈魚鰭狀。在新型結構下，閘極不再只存在於通道上方，而是 在通道的兩側及上方予以控制，鰭高、鰭寬和鰭長度(通道長度)三種參數的調整，
強化閘極對通道的控制能力，進而獲得更佳的元件特性[11,18]。
2011 年，Gaurav Saini 對鰭式場效電晶體進行模擬，並與傳統 MOSFET 在不 同尺寸下對元件特性做比較。與傳統 MOSFET 相同的地方是，鰭式場效電晶體在 不同鰭長度(Lfin)即通道長和鰭寬度(Wfin)下，比例的改變亦會影響元件特性。隨著 通道長度的縮短，受短通道效應的影響，通道內的橫向電場增加，鰭式場效電晶體 的臨界電壓也隨著下降，DIBL 效應與次臨界擺幅亦跟著增加，也存在著漏電流的 問題，但相較傳統 MOSFET，已獲得改善及控制。
鰭式場效電晶體的發明，衝擊了所有現有的半導體製程。已知的優點有較佳的 短通道效應及熱載子效應(Hot Carrier Effect)抑制、較佳的次臨界擺幅、較高的轉移 電導和較低的功率消耗(Power Consumption)等特性，故被視為最具發展性的新型結 構，使得各大半導體廠紛紛致力於鰭式場效電晶體的研究，也逐漸在製程上取代 MOSFET 主導已久的半導體工業[21]。
自從鰭式場效電晶體問世以來，對其研究便不曾間斷，各種結構的改良也不斷 的被提出，本研究主要是以多重鰭數結構對鰭式場效電晶體的影響做探討，並與單 鰭結構做比較。已知多重鰭數結構具有更佳的電流特性，雖然相關的研究還不夠完 全，但可以預期，多重鰭結構之鰭式場效電晶體，是具有潛力及未來性的[12,13]。
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