3-1 前言
我們將以 ISE-TCAD(Integrated System Engineering)此套軟體[3-1]
來進行新式單閘極雙通道薄膜電晶體的元件製程與元件設計，並討論 調變元件結構參數對元件電性的影響，以及與傳統的各種薄膜電晶體 結構做電性的比較，驗證本專題計畫提出之結構對於各傳統 TFT 結 構，不但能提升元件開電流，亦能降低橫向電場以改善元件不理想效 應，以證明此專題的可行性。
3-2 DCTFT 結構
圖3.1 DCTFT之結構
圖 3.1 為 DCTFT 之結構圖，我們以 ISE-TACD 模擬軟體對此結
構的一些製程參數一一分開探討，分別為 Top channel 與 Bottom channel 的結構特性、側蝕寬度、Spacer 寬度等實行結構分析與最佳 值(optimum)的萃取，以證明提出之結構的優越特性。
3-3 Top channel 與 Bottom channel 結構之探討
為了更清楚得了解與分析此 DCTFT，我們將此結構分為上通道 (Top channel)與下通道(Bottom channel)來一起討論。圖 3.2 為以被提 出的Elevated-Channel 結構與 Top channel 結構和 Bottom channel 結構 之 比 較 。 從 圖 中 我 們 可 以 發 現 此 三 個 結 構 都 是 一 種 Raised Source/Drain (RSD)的結構，此種結構的特色為增加 Source/Drain 厚 度，利用與薄膜通道(與 RSD 比較之下)的落差使接觸的面積增加而分 散電場，這樣能有效的打散水平電場強度，使電場隨之降低，因而降 低了漏電流，並提升元件的開關電流比。而 Top channel 和 Bottom channel 比 Elevated-Channel 更有優勢的原因取決於其製造方法。
Elevated-Channel 等 RSD 結構大部份需要搭配 CMP 製程才可以完成 [3-2] - [3-3]，而 Top channel 和 Bottom channel 只需要簡單的乾式蝕刻 與沉積步驟3-3 即可實現。圖 3.3 為已被提出的傳統 offset 結構與 Top channel 結構和 Bottom channel 結構之比較。可看出三者在通道兩側
製程的可靠度。因此，Top channel 和 Bottom channel 巧妙的結合了 RSD 與 offset 結構。由於 RSD 與 offset 兩者都能有效的降低電場，這 樣一來在兩者相加之下將會大幅的降低電場以改善不理想效應，增加 元件特性。幾道簡單的製程就能夠有這麼大的效果，也為薄膜電晶體 的發展提供一條新的方向。圖3.4 為各種傳統型薄膜電晶體和與新式 雙 通 道 薄 膜 電 晶 體 在 靠 近 汲 極 之 電 場 分 佈(Electrical Field Distribution)，從圖中可以很清楚的發現到，在相同的操作偏壓下 (VGS=3.5V, VDS=7V)，各個傳統型結構的熱點(hot spot)非常明顯，而我 們提出的新式DCTFT 結構其熱點極為不明顯，這表示我們能擁有較 低的電場與較大的崩潰電壓，也再次證明了 RSD 與 offset 結構能有 效的降低電場使崩潰電壓得以提升。
(a) Elevated-Channel
(b) Top channel
(c) Bottom channel
圖3.2 Elevated-Channel與Top channel和Bottom channel之結構圖
(a) Conventional offset
(b) Top channel
(c) Bottom channel
(a) Conventional Top-Gate (左) & Conventional Bottom-Gate (右)
(b) Conventional Double-Gate (左) & Conventional Double-Channel (右)
(c) Double-Channel
圖3.4 新式DCTFT與傳統型TFT結構之電場分布圖
3-4 側蝕寬度對 DCTFT 結構之探討
DCTFT 在製程步驟中使用了濕式蝕刻側蝕 Poly-Gate，使得閘極 寬度比通道短，使感應通道被空乏，而形成類似offset 區域，因此使 我們提出的DCTFT 結構擁有 offset 結構，如圖 3.3 所示。offset 結構 是利用減少通道感應區域，以增加通道串聯電阻，使其阻值增加，來 降低電場。雖然offset 區域能有效的降低電場和漏電流，但卻也會造 成開電流的損失。所以在此我們來討論以側蝕多少的 Poly-Gate 寬度 能 有 效 的 降 低 其 電 場 又 不 會 造 成 開 電 流 的 過 度 下 降 。 我 們 利 用 ISE-TCAD 軟體來模擬當 DCTFT 分別在 Poly-Gate 側蝕 0.1μm、
0.2μm、0.3μm 時，DCTFT 的 Top channel 和 Bottom channel 的最高水 平電場值及開電流值的比較如圖3.5、3.6 和表 3.1 所示，其當偏壓操 作於相同的情況下，可觀察出當Poly-Gate 側蝕 0.1μm 時的開電流雖 然是三者最大，但它的水平電場值卻也過大；而當側蝕0.3μm 時的電 場值雖然有顯著的降低，但開電流值卻也下降過多。因為我們想要有 效的降低電場並且能保留住開電流值，所以我們選擇斜率大的開電流 曲線使得開電流下降幅度能夠最小，並取斜率小的水平電場曲線使得 能取到較大的電場下降幅度值，這樣才能最有效率的降低水平電場且 損失最少的開電流值。所以我們得到當結構在側蝕0.2μm 時，能較有
DCTFT 時就選擇了濕式蝕刻側蝕 0.2μm 的 Poly-Gate 作為我們的最佳
Undercut width (μm)
Lateral Electric Field (V/cm) Lateral electric field-Top channel
Lateral electric field-Bottom channel
Undercut width (μm) Drain-Source Current (A) Drain-Source Current, Ids(on)
圖3.6 側蝕寬度與開電流圖
At VGS=3.5V, VDS=7V
At VGS=15V, VDS=7V
Ids(sat) Top channel-Emax Bottom channel-Emax
側蝕0.1 μm 6.75E-04 A 2.67E+05 V/cm 2.48E+05 V/cm 側蝕0.2 μm 6.03E-04 A 1.87E+05 V/cm 1.65E+05 V/cm 側蝕0.3 μm 4.35E-04 A 1.43E+05 V/cm 1.40E+05 V/cm 側蝕0.1~0.2 間降幅 10.67 % 29.96 % 33.47 % 側蝕0.2~0.3 間降幅 27.86 % 23.53 % 15.15 %
表3.1 側蝕寬度與電性值比較表
3-5 Spacer 寬度對 DCTFT 結構之探討
前文提到 RSD 結構能夠有效降低結構電場值，而我們結構中的 Spacer 就是 RSD 結構，不過我們想探討當改變 Spacer 寬度時，是否 會對結構電場造成影響。改變Spacer 結構寬度示意圖如圖 3.7 所示，
我們取Spacer 寬度分別在 0.4μm、0.3μm 與 0.2μm 的情況下利用 ISE 模擬軟體來觀察其電性值。而如圖3.8 的水平電場圖所示，當偏壓都 操作於VGS=3.5V, VDS=7V 的情況下，我們可觀察到當 Spacer 寬度在 0.4μm、0.3μm 與 0.2μm 的情況下，不論是 Top channel 或 Bottom channel，其最大水平電場值幾乎沒有任何改變，這也證明了前文所提 的 RSD 結構在降電場的能力上只與汲極和通道面積有關，而並無與 汲源極寬度有關連，所以我們 Spacer 寬度就取與 Spacer 高度一樣的 0.3μm 來做為結構的 Spacer 寬度值。
圖3.7 DCTFT之Spacer寬度改變示意圖
Top Channel
1.6E+05
Lateral Electric Field (V/cm
DC spacer-0.4um DC spacer-0.3um DC spacer-0.2um
Bottom Channel
Lateral Electric Field (V/cm
DC spacer-0.4um DC spacer-0.3um DC spacer-0.2um
3-6 新式 DCTFT 結構與傳統型結構之電性探討
我們利用 ISE-TCAD 模擬軟體針對我們提出的結構與各種不同 的傳統型結構如圖3.9 所示，把各結構放一起來做電性的比較。圖 3.10 為各結構靠近汲極端之水平電場的比較，其偏壓都操作於 VGS=3.5V, VDS=7V 的情況下。圖 3.11 為各傳統型結構與新式 DCTFT 結構的特
性曲線，而其偏壓都操作於 VGS=15V, VDS=7V 的情況下來比較各種 TFT 結構的開電流值。而圖 3.12 為各傳統型結構與新式 DCTFT 結構 的特性曲線，而其偏壓都操作於VGS=3.5V, VDS=10V 的情況下來比較 各種 TFT 結構的 kink 效應。當傳統的薄膜電晶體 Bottom-Gate 和 Top-Gate 的開電流過小而沒辦法再滿足市場需求時，就提出傳統型雙 閘極薄膜電晶體(Conventional Double Gate TFT)，而如圖 3.11(a)所 示，雖然 Double-Gate 比 Bottom-Gate 增加了約 2 倍的開電流，但卻 也讓kink 提早發生如圖 3.12(a)所示，且如圖 3.10(a)所示，Double-Gate 的水平電場也高過了Bottom-Gate。而要改善 Double-Gate 電場過高的 問題和 kink 等不理想效應，就提出傳統型單閘極雙通道薄膜電晶體 (Conventional Double Channel TFT)，如圖 3.10(b)所示，不論是傳統型 雙通道薄膜電晶體的Top channel 或 Bottom channel，其電場都明顯比 Double-Gate 來的小，且如圖 3.11(b)所示，因為雙通道的關係，可使
流特性，且如圖3.12(b)所示，傳統 DCTFT 能有效的延緩 kink 的發生。
不過傳統DCTFT 還是有 Nitride 的高應力及通道長度不相等所造成的 臨界電壓不同的問題，所以我們提出了新式單閘極雙通道薄膜電晶 體，它不只能改善傳統DCTFT 的應力和臨界電壓的問題，還可以提 升元件的電性，如圖 3.10(c)所示，我們把兩結構的 Top channel 和 Bottom channel 水平電場分開做比較，我們能發現，新式 DCTFT 在 不論是Top channel 或 Bottom channel 中，都有降低水平電場的能力，
且如圖3.11(c)所示，在開電流幾乎相等的情況下，新式 DCTFT 可更 加延緩kink 的發生如圖 3.12(c)所示。而從表 3.2 中所示，我們就能明 顯看出在相同偏壓下，我們所提出的新式雙通道薄膜電晶體的電場對 於各傳統結構下，確實有很顯著的改善。所以我們可以發現結合了 RSD 與 offset 結構的新式 DCTFT 的確能有效地降低水平電場和有效 延緩 kink 的發生，降低其不理想性並增加元件的可靠度，這也印證 了我們所提結構的優勢與可行性。
(a) Conventional Bottom-Gate
(b) Conventional Top-Gate
(c) Conventional Double-Gate
(d) Conventional Double-Channel
(e) Double-Channel
圖3.9 DCTFT與傳統型TFT之結構圖
0.0E+00
Lateral Electric Field (V/cm Bottom Gate Top Gate Double Gate
(a) Bottom-Gate、Top-Gate & Double-Gate
0.0E+00
Lateral Electric Field (V/cm
Double Gate CDC-T op Channel CDC-Bottom Channel
(b) Double-Gate & Conventional Double-Channel (CDC)
At VGS=3.5V, VDS=7V
At VGS=3.5V, VDS=7V
Top Channel
Lateral Electric Field (V/cm) Conventional Double Channel Double Channel
Bottom Channel
0.0E+00
Lateral Electric Field (V/cm) Conventional Double Channel Double Channel
(c) Conventional Double-Channel & Double-Channel 圖3.10 DCTFT與傳統型TFT之水平電場圖
At VGS=3.5V, VDS=7V
At VGS=3.5V, VDS=7V
(a) Bottom-Gate、Top-Gate & Double-Gate
(b) Double-Gate & Conventional Double-Channel
(c) Conventional Double-Channel & Double-Channel
At VDS=7V
At VDS=7V
At VDS=7V
Drain-Source Voltage (V)
Drain-Source Current (A)
Bottom Gate Top Gate Double Gate
(a) Bottom-Gate、Top-Gate & Double-Gate
Drain-Source Voltage (V)
Drain-Source Current (A)
Double Gate
Conventional Double Channel
(b) Double-Gate & Conventional Double-Channel
0.0E+00 5.0E-05 1.0E-04 1.5E-04 2.0E-04
Drain-Source Current (A)
Conventional Double Channel Double Channel
At VGS=3.5V
At VGS=3.5V
At VGS=3.5V
(c) Conventional Double-Channel & Double-Channel 圖3.12 DCTFT與傳統型TFT之輸出曲線圖
Lateral Electric Field(max) (V/cm)
水平電場降幅 with BG / TG / DG / CDC Bottom-Gate 3.08E+05
Top-Gate 3.01E+05 Double-Gate 3.85E+05 CDC-Top Channel 2.85E+05
CDC-Bottom Channel 1.77E+05
DC-Top Channel 1.87E+05 39.3 % / 37.9 % / 51.4 % / 34.4 % DC-Bottom Channel 1.65E+05 46.4 % / 45.2 % / 57.1 % / 6.8 %
表3.2 各傳統TFT結構與DCTFT之水平電場比較表
Drain-Source Current, IDS(on) (A)
開電流升幅 with BG / TG / DG / CDC Bottom-Gate 3.40E-04
Top-Gate 3.51E-04 Double-Gate 6.11E-04
CDC 5.31E-04
Double Channel 6.03E-04 77.4 % / 71.8 % / 13.6 % / -1.3 % 表3.3 各傳統TFT結構與DCTFT之開電流比較表