未來展望

應 變 矽 的 種 類 有 許 多 種 ， 可 藉 由 部 分 製 程 步 驟 、 材 料 上 晶 格 常 數 的 差 異 等 等 方 式 來 達 成 。 若 以 作 用 面 積 大 小 又 可 區 分 為 局 部 應 變 與 全 面 應 變 ， 其 中 施 加 的 應 力 種 類 可 包 含 伸 張 應 變 與 壓 縮 應 變 ， 若 只 考 慮 I C 製 造 的 前 段 製 程 ， 應 變 方 式 主 要 可 分 為 基 板 應 變 基 礎 與 製 程 應 變 基 礎 。 常 見 的 全 面 應 變 方 式 有 應 變 矽 在 矽 鍺 基 板(relaxed SiGe) 、 絕 緣 層 上 矽 鍺

(SiGe-on-insulator ， SGOI) 、 或 是 絕 緣 層 上 應 變 矽

(strained-Si-on-insulator，SSOI)。但這種方式將考慮基板厚度、考慮磊 晶 系 統 等 製 程 上 影 響 等 。 而 局 部 應 變 常 見 的 有 淺 溝 槽 絕 緣 (shallow trench isolation ， STI) 、 矽 化 反 應 (silicide) 、 接 觸 蝕 刻 停 止 層 (contact-etch-stop-layer，CESL)、或是矽鍺源汲極(SiGe SD)等製程。

如 何 在 元 件 尺 寸 不 斷 的 微 縮 下 ， 在 不 改 變 太 多 既 有 的 製 程 條 件 ， 而 又 能 夠 有 效 的 提 升 元 件 的 效 能 ， 使 用 s t r a i n 應 變 技 術 是 相 當 合 適 的 方 法 。 目 前 已 被 研 究 的 應 變 技 術 大 部 份 都 是 整 合 二 種 甚 或 是 二 種 以 上 的 應 變 方 式 ， 如 單 軸 伸 張 應 力 接觸蝕刻停止層配 上 矽 鍺 源 、 汲 極 的 方 式 來 同 時 提 升 N - / P - M O S F E T 的 方 式 ； 在 此 ， 若 我 們 能 夠 運 用 現 有 的 技 術 在 元 件 上 沉 積 一 層 在 N M O S 上 具 有 高 伸 張 應 力 而 在 P M O S 上 具 有 高 壓 縮 應 力 C E S L 應 力 層 ， 藉 此 只 需 要 一 項 步 驟 即 能 同 時 有 效 的 提 升 N - / P - M O S F E T 的 效 能 ， 另 外 ， 現 階 段 半 導 體 技 術 已 經 進 步 到 了 4 5 n m 了 ， 若 將 應 變 技 術 以 及 逐 漸 成 熟 的 H i g h - k 介 電 質 導 入 4 5 n m 之 標 準 製 程 來 提 升 元 件 效 能 ， 將 會 是 我 們 未 來 所 期 許 的 。

圖 2-1-1 smart-cut 製程流程圖

圖 2-1-2 元件製程流程圖

圖 2-1-3 元件結構圖

表 2-1 元件分類表

圖 2-2-1 Probe Station

圖 2-2-2 HP-4156B 半導體參數分析儀

圖 2-2-3 HP-4284A LCR 阻抗分析儀

0.0 0.2 0.4 0.6 0.8 1.0 1.2 0

2 4 6 8 10 12 14 16

I

DLIN

I

DSAT

I

D

( μ A/ μ m))

V

_D

(volts)

Vg=0 V Vg=0.6 V Vg=1.2 V

圖 2-2-4 HP-5250A 低漏電流交換器

圖 2-2-5 Agilent ICS Software

圖 2-2-6 ID-VD 特性曲線

圖 2-2-7 ID-VG and GM-VG 特性曲線

-2 -1 0 1 2 2.0p

2.4p 2.8p 3.2p 3.6p

C ( F )

V

G

( V )

High Compressive High Tensile Low Tensile

W/L=10/10um NMOS SOI=500A FUSI + CESL

圖 2-3-1 W/L=10μm/10μm NMOSFET 固定 SOI 厚度在 500A 下改變不同 CESL 條件的電 容對電壓特性比較圖

-2 -1 0 1 2

2.0p 2.4p 2.8p 3.2p 3.6p

C ( F )

V

G

( V )

High Compressive High Tensile Low Tensile

W/L=10/10um NMOS SOI=700A FUSI + CESL

圖 2-3-2 W/L=10μm/10μm NMOSFET 固定 SOI 厚度在 700A 下改變不同 CESL 條件的電 容對電壓特性比較圖

-2 -1 0 1 2 2.0p

2.4p 2.8p 3.2p 3.6p

C ( F )

V

G

( V )

High Compressive High Tensile Low Tensile

W/L=10/10um NMOS SOI=900A FUSI + CESL

圖 2-3-3 W/L=10μm/10μm NMOSFET 固定 SOI 厚度在 900A 下改變不同 CESL 條件的電 容對電壓特性比較圖

-2 -1 0 1 2

1.6p 2.0p 2.4p 2.8p 3.2p

3.6p W/L=10/10um NMOS

Control 380A FUSI + CESL

C ( F )

V

G

( V )

SOI=500A

SOI=700A SOI=900A

圖 2-3-4 W/L=10μm/10μm NMOSFET 固定 CESL 條件在 Low Tensile 380A 下改變不同 SOI 厚度的電容對電壓特性比較圖

-2 -1 0 1 2 2.0p

2.4p 2.8p 3.2p

3.6p W/L=10/10um NMOS

High Tensile FUSI + CESL

C ( F )

V

G

( V )

SOI=500A

SOI=700A SOI=900A

圖 2-3-5 W/L=10μm/10μm NMOSFET 固定 CESL 條件在 High Tensile 700A 下改變不同 SOI 厚度的電容對電壓特性比較圖

-2 -1 0 1 2

2.0p 2.4p 2.8p 3.2p

3.6p

W/L=10/10um NMOS

High Compressive FUSI + CESL

C ( F )

V

G

( V )

SOI=500A

SOI=700A SOI=900A

圖 2-3-6 W/L=10μm/10μm NMOSFET 固定 CESL 條件在 High Compressive 700A 下改變 不同 SOI 厚度的電容對電壓特性比較圖

-2 -1 0 1 2 1.6p

2.0p 2.4p 2.8p 3.2p 3.6p

C ( F )

V

G

( V )

High Compressive High Tensile Low Tensile

PMOS SOI=500A FUSI + CESL W/L=10/10um

圖 2-3-7 W/L=10μm/10μm PMOSFET 固定 SOI 厚度在 500A 下改變不同 CESL 條件的電 容對電壓特性比較圖

-2 -1 0 1 2

2.0p 2.4p 2.8p 3.2p 3.6p

C ( F )

V

G

( V )

High Compressive High Tensile Low Tensile

PMOS SOI=700A FUSI + CESL W/L=10/10um

圖 2-3-8 W/L=10μm/10μm PMOSFET 固定 SOI 厚度在 700A 下改變不同 CESL 條件的電 容對電壓特性比較圖

-2 -1 0 1 2 2.0p

2.4p 2.8p 3.2p 3.6p

C ( F )

V

G

( V )

High Compressive High Tensile Low Tensile

PMOS SOI=900A FUSI + CESL W/L=10/10um

圖 2-3-9 W/L=10μm/10μm PMOSFET 固定 SOI 厚度在 900A 下改變不同 CESL 條件的電 容對電壓特性比較圖

-2 -1 0 1 2

1.6p 2.0p 2.4p 2.8p 3.2p

3.6p W/L=10/10umPMOS

Low stress 380A FUSI + CESL

C ( F )

V

G

( V )

SOI=500A SOI=700A SOI=900A

圖 2-3-10 W/L=10μm/10μm PMOSFET 固定 CESL 條件在 Low Tensile 380A 下改變不同 SOI 厚度的電容對電壓特性比較圖

-2 -1 0 1 2 2.0p

2.4p 2.8p 3.2p

3.6p

W/L=10/10um PMOS

Tensile 700A FUSI + CESL

C ( F )

V

G

( V )

SOI=500A SOI=700A SOI=900A

圖 2-3-11 W/L=10μm/10μm PMOSFET 固定 CESL 條件在 High Tensile 700A 下改變不 同 SOI 厚度的電容對電壓特性比較圖

-2 -1 0 1 2

1.6p 2.0p 2.4p 2.8p 3.2p

3.6p

W/L=10/10umPMOS

Compressive 700A FUSI + CESL

C ( F )

V

G

( V )

SOI=500A SOI=700A SOI=900A

圖 2-3-12 W/L=10μm/10μm PMOSFET 固定 CESL 條件在 High Compressive 700A 下改 變不同 SOI 厚度的電容對電壓特性比較圖

0.0 0.1 0.2 0.3 0.4 0

100 200 300 400 500 600

Effective electron mobility

(

cm2 / V-s

)

Effictive Field (MV/cm)

Universal mobility

Low Tensile High Tensile

NMOS_W/L = 10 / 10 µm

圖 2-3-13 NMOS 在不同應變層元件之遷移率對有效電場特性比較圖

0.0 0.2 0.4 0.6 0.8 1.0 1.2 0

50 100 150 200

Effective hole mobility

(

cm2 / V-s

)

Effictive Field (MV/cm)

Universal mobility High Compressive Low Tensile

PMOS_W/L = 10 / 10 µm

圖 2-3-14 PMOS 在不同應變層元件之遷移率對有效電場特性比較圖

0 2 4 6 8 10 0.6

0.8 1.0

Low tensile High tensile VT ( Volts )

Length ( um )

Width = 10 um NMOS

圖 2-3-15 NMOS 在不同應變層元件之臨限電壓下滑特性比較圖

0 2 4 6 8 10

0.5 0.6 0.7 0.8

Low tensile

High compressive

|VT| ( Volts )

Length ( um )

Width = 10 um PMOS

圖 2-3-16 PMOS 在不同應變層元件之臨限電壓下滑特性比較圖

圖 2-4-1 製程引起之 strain 應力方向示意圖【26】

表 2-2 單軸應變在增加伸張應力或減少壓縮應力下，載子遷移率的變化情形【26】

表 2-3 雙軸與單軸伸張與壓縮應變對 N、PMOS 之驅動電流影響【21】

0.0 0.2 0.4 0.6 0.8 1.0 1.2 0

400 800 1200

1600 FUSI+CESL SOI=900A W/L=10/0.09um_NMOS V

G

-V

T

=1V

I D ( uA / um )

V

D

( V )

Low Tensile High Tensile

圖 2-4-2 NMOS 在不同應變層元件之 ID-VD 比較圖

-1.5 -1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6 0

50 100 150 200 250 300

FUSI+CESL SOI=900A W/L=10/0.09um_NMOS V

D

=0.05V

Gm ( uS / um )

V

G

-V

T

( V )

Low Tensile High Tensile

圖 2-4-3 NMOS 在不同應變層元件之 Gm-VG 比較圖

-1.2 -0.8 -0.4 0.0 0.4 0.8 10

^-6

10

^-5

10

^-4

10

^-3

10

^-2

10

^-1

10

⁰

10

¹

10

²

10

³

FUSI+CESL SOI=900A W/L=10/0.09um_NMOS V

D

=0.05V

I D ( uA / um )

V

G

-V

T

( V )

Low Tensile High Tensile

圖 2-4-4 NMOS 在不同應變層元件之 ID-VG 比較圖

-0.8 -0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

FUSI+CESL SOI=900A W/L=10/0.09um_NMOS V

D

=0.05V

I G ( uA / um )

V

G

-V

T

( V )

Low Tensile High Tensile

圖 2-4-5 NMOS 在不同應變層元件之 IG-VG 比較圖

0.0 0.3 0.6 0.9 1.2 0

100 200 300 400 500 600 700

800 FUSI+CESL SOI=900A W/L=10/0.09um_PMOS V

G

-V

T

=-1V

I D ( uA / um )

V

D

( V )

Low Tensile

High Compressive

圖 2-4-6 PMOS 在不同應變層元件之 ID-VD 比較圖

-1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6 0

50 100 150

FUSI+CESL SOI=900A W/L=10/0.09um_PMOS V

D

=-0.05V

Gm ( uS / um )

V

G

-V

T

( V )

Low Tensile

High Compressive

圖 2-4-7 PMOS 在不同應變層元件之 Gm-VG 比較圖

-1.2 -0.8 -0.4 0.0 0.4 0.8

0.0 0.2 0.4 0.6 0.8 1.0 1.2 0

200 400 600 800 1000 1200 1400 1600

FUSI+CESL SOI=700A W/L=10/0.09um_NMOS V

G

-V

T

=1V

I D ( uA / um )

V

D

( V )

Low Tensile High Tensile

圖 2-4-10 NMOS 在不同應變層元件之 ID-VD 比較圖

-1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6 0

50 100 150 200 250 300

FUSI+CESL SOI=700A W/L=10/0.09um_NMOS V

D

=0.05V

Gm ( uS / um )

V

G

-V

T

( V )

Low Tensile High Tensile

圖 2-4-11 NMOS 在不同應變層元件之 Gm-VG 比較圖

0.0 0.3 0.6 0.9 1.2 0

100 200 300 400 500 600

700 FUSI+CESL SOI=700A W/L=10/0.09um_PMOS V

G

-V

T

=-1V

I D ( uA / um )

V

D

( V )

Low Tensile

High Compressive

圖 2-4-12 PMOS 在不同應變層元件之 ID-VD 比較圖

-1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6 0

50 100 150

FUSI+CESL SOI=700A W/L=10/0.09um_PMOS V

D

=-0.05V

Gm ( uS / um )

V

G

-V

T

( V )

Low Tensile

High Compressive

圖 2-4-13 PMOS 在不同應變層元件之 Gm-VG 比較圖

0.0 0.3 0.6 0.9 1.2 0

400 800 1200

1600 FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

G

-V

T

=1V

I D ( uA / um )

V

D

( V )

Low Tensile High Tensile

圖 2-4-14 NMOS 在不同應變層元件之 ID-VD 比較圖

-1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6 0

50 100 150 200 250 300

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

D

=0.05V

Gm ( uS / um )

V

G

-V

T

( V )

Low Tensile High Tensile

圖 2-4-15 NMOS 在不同應變層元件之 Gm-VG 比較圖

0.0 0.3 0.6 0.9 1.2 0

100 200 300 400

500 FUSI+CESL SOI=500A W/L=10/0.09um_PMOS V

G

-V

T

=-1V

I D ( uA / um )

V

D

( V )

Low Tensile

High Compressive

圖 2-4-16 PMOS 在不同應變層元件之 ID-VD 比較圖

-1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6 0

25 50 75

FUSI+CESL SOI=500A W/L=10/0.09um_PMOS V

D

=-0.05V

Gm ( uS / um )

V

G

-V

T

( V )

Low Tensile

High Compressive

圖 2-4-17 PMOS 在不同應變層元件之 Gm-VG 比較圖

200 400 600 800 1000 1200 1400

100 200 300 400 500 600

1E-12

200 400 600 800 1000 1200 1400 1E-11

1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3

Control High Tensile High Compressive

I OFF

( A )

ION ( uA )

W/L=10/0.09um_NMOS SOI=700A FUSI+CESL

圖 2-4-20 NMOS 在不同應變層元件之 Ion-Ioff 比較圖

100 150 200 250 300 350 400

1E-11 1E-10 1E-9 1E-8 1E-7

Control High Tensile High Compressive

I OFF

( A )

ION ( uA )

W/L=10/0.09um_PMOS SOI=700A FUSI+CESL

圖 2-4-21 PMOS 在不同應變層元件之 Ion-Ioff 比較圖

圖 3-1-1 Energy band-diagram of a MOSFET

10

¹

10

²

10

³

10

^-14

10

^-13

10

^-12

10

^-11

10

^-10

FUSI + CESL + SOI SOI=500A NMOS W/L=10 / 0.135 um VD=0.05V

SVG

(

V 2 / Hz

)

Frequency ( Hz )

Low Tensile

High Tensile

圖 3-2-1 比較 NMOSFET 在線性區時高應力伸張 CESL 層與低應力伸張 CESL 層對元件缺 陷造成之影響

10

¹

10

²

10

³

1E-14 1E-13 1E-12 1E-11 1E-10

1E-9 FUSI + CESL + SOI

SOI=500A

W/L=10 / 0.135 um PMOS

SVG

(

V 2 / Hz

)

Frequency ( Hz )

Low Tensile

High Compressive

圖 3-2-2 比較 PMOSFET 在線性區時高應力壓縮 CESL 層與低應力伸張 CESL 層對元件缺 陷造成之影響

10

¹

10

²

10

³

1E-14

1E-13 1E-12 1E-11 1E-10

FUSI + CESL + SOI SOI=500A NMOS W/L=10 / 0.135 um VD=1.2V

SVG

(

V 2 / Hz

)

Frequency ( Hz )

Low Tensile High Tensile

圖 3-2-3 比較 NMOSFET 在飽和區時高應力伸張 CESL 層與低應力伸張 CESL 層對元件缺 陷造成之影響

10

¹

10

²

10

³

1E-14 1E-13 1E-12 1E-11 1E-10

FUSI + CESL + SOI SOI=500A PMOS W/L=10 / 0.135 um VD= -1.2V

SVG

(

V 2 / Hz

)

Frequency ( Hz )

Low Tensile

High Compressive

圖 3-2-4 比較 PMOSFET 在飽和區時高應力壓縮 CESL 層與低應力伸張 CESL 層對元件缺 陷造成之影響

圖 3-3-1 Charge Pumping 概念示意圖

圖 3-3-2 Charge Pumping 硬體架構圖

-1.2 -0.9 -0.6 -0.3 -3

-2 -1 0 1 2 3

High compressive Low tensile

High tensile

Icp ( nA )

Base Voltage ( Volts ) NMOS_W/L=10/0.09um

圖 3-4-1 比較 NMOS 元件在不同應力下之 ICP電流

2 4 6 8 10 12

High compressive High tensile

High compressive Low tensile High tensile

Nit

(

109 / cm2

)

NMOS_W/L=10/ 0.09um

Low tensile

圖 3-4-2 比較 NMOS 元件在不同應力下經由 ICP電流換算之界面缺陷 Nit

圖 4-2-1 電壓逼迫實驗設計流程圖

圖 4-2-2 P-/NBI 電壓逼迫實驗設計流程圖

圖 4-2-3 HC 電壓逼迫實驗設計流程圖

0.0 0.2 0.4 0.6 0.8 1.0 1.2

圖 4-3-1-1 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的汲極 電流對汲極電壓關係圖

圖 4-3-1-2 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的互導 對閘極電壓關係圖

-0.4 0.0 0.4 0.8 1.2

圖 4-3-1-3 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的汲極 電流對閘極電壓關係圖

圖 4-3-1-4 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的閘極 電流對閘極電壓關係圖

0.0 0.3 0.6 0.9 1.2

0 20 40 60 80 100 4

6 8

10

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS VG=V

D=V

T+1V

Degradation%G m ( uS / um )

Stress Time ( min )

Low Tensile High Tensile

圖 4-3-1-7 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL 加電壓前後的轉移電導退化量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100

2 4 6 8

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS VG=V

D=V

T+1V

%Vt ( mV )

Stress Time ( min )

Low Tensile

High Tensile

圖 4-3-1-8 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL 加電壓前後的臨限電壓變化量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100 40

60 80 100 120 140

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS VG=V

D=V

T+1V

Increase%I G ( uA / um )

Stress Time ( min )

Low Tensile

High Tensile

圖 4-3-1-9 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL 加電壓前後的閘極電流增加量 百分比對 Stress Time 的關係圖

0.0 0.2 0.4 0.6 0.8 1.0 1.2 0

200

400 FUSI+CESL SOI=500A W/L=10/0.09um_PMOS V

G

=V

D

=V

T

-1V

I D ( uA / um )

V

D

( V )

Low Tensile-fresh Low Tensile-stress High Compressive-fresh High Compressive-stress

圖 4-3-1-10 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的汲極 電流對汲極電壓關係圖

-1.2 -0.8 -0.4 0.0 0.4 0.8

圖 4-3-1-11 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的互導 對閘極電壓關係圖

圖 4-3-1-12 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的汲極 電流對閘極電壓關係圖

0.0 0.3 0.6 0.9 1.2

圖 4-3-1-14 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的閘極 電流對閘極電壓關係圖

-1.2 -0.8 -0.4 0.0 0.4 0.8

圖 4-3-2-1 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的汲極電 流對閘極電壓關係圖

圖 4-3-2-2 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的汲極電 流對汲極電壓關係圖

-1.2 -0.8 -0.4 0.0 0.4 0.8 0

50 100 150 200 250

12

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

G

=V

T

+1.8V

Gm ( uS / um )

V

G

-V

T

( V )

Low Tensile-fresh Low Tensile-stress High Tensile-fresh High Tensile-stress

9

圖 4-3-2-3 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的轉移電 導對閘極電壓關係圖

圖 4-3-2-4 Schematic band diagram and subband splitting diagrams for direct carrier tunneling process in n-channel MOSFETs【36】

圖 4-3-2-5 Schematic band diagram and subband splitting diagrams for direct carrier tunneling process in p-channel MOSFETs【36】

0.0 0.2 0.4 0.6 0.8 1.0 1.2 10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

8.14e^-4

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

G

=V

T

+1.8V

I G ( uA / um )

V

G

( V )

Low Tensile-fresh Low Tensile-stress High Tensile-fresh High Tensile-stress

1.089e^-3

圖 4-3-2-6 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL stress 100 分鐘前後的閘極電 流對閘極電壓關係圖

0 20 40 60 80 100 0.4

0.8 1.2 1.6

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

G

=V

T

+1.8V

%Vt ( mV )

Stress Time ( min )

Low Tensile

High Tensile

圖 4-3-2-7 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL 加電壓前後的臨限電壓變化量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100

1 2 3

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

G

=V

T

+1.8V

Degradation %I D ( uA / um )

Stress Time ( min )

Low Tensile High Tensile

圖 4-3-2-8 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL 加電壓前後的汲極電流退化量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100 0

2 4

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

G

=V

T

+1.8V

Degradation%G m ( uS / um )

Stress Time ( min )

Low Tensile

High Tensile

圖 4-3-2-9 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL 加電壓前後的轉移電導退化量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100

0 100 200 300

FUSI+CESL SOI=500A W/L=10/0.09um_NMOS V

G

=V

T

+1.8V

Increase%I G ( uA / um )

Stress Time ( min )

Low Tensile High Tensile

圖 4-3-2-10 室溫下 90nm BC-SOI NMOSFET 不同應力 CESL 加電壓前後的閘極電流增加量 百分比對 Stress Time 的關係圖

-1.2 -0.8 -0.4 0.0 0.4 0.8

圖 4-3-2-11 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的汲極 電流對閘極電壓關係圖

圖 4-3-2-12 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的汲極 電流對汲極電壓關係圖

-1.2 -0.8 -0.4 0.0 0.4 0.8

圖 4-3-2-13 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的轉移 電導對閘極電壓關係圖

圖 4-3-2-14 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL stress 100 分鐘前後的閘極 電流對閘極電壓關係圖

0 20 40 60 80 100 3

4 5

FUSI+CESL SOI=500A W/L=10/0.09um_PMOS V

G

=V

T

-1.8V

%Vt ( mV )

Stress Time ( min )

Low Tensile

High Compressive

圖 4-3-2-15 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL 加電壓前後的臨限電壓變化量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100

5 6 7 8 9 10

FUSI+CESL SOI=500A W/L=10/0.09um_PMOS V

G

=V

T

-1.8V

Degradation %I D ( uA / um )

Stress Time ( min )

Low Tensile

High Compressive

圖 4-3-2-16 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL 加電壓前後的汲極電流退化量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100 2

4 6

FUSI+CESL SOI=500A W/L=10/0.09um_PMOS V

G

=V

T

-1.8V

Degradation%G m ( uS / um )

Stress Time ( min )

Low Tensile

High Compressive

圖 4-3-2-17 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL 加電壓前後的閘極電流增加量 百分比對 Stress Time 的關係圖

0 20 40 60 80 100

20 40 60

FUSI+CESL SOI=500A W/L=10/0.09um_PMOS V

G

=V

T

-1.8V

Increase%I G ( uA / um )

Stress Time ( min )

Low Tensile

High Compressive

圖 4-3-2-18 室溫下 90nm BC-SOI PMOSFET 不同應力 CESL 加電壓前後的轉移電導退化量 百分比對 Stress Time 的關係圖

參 考 文 獻

[1] S.E. Thompson et al.,“A 90-nm Logic Technology Featuring Strained-Silicon,＂IEEE

Trans.Electron Devices, vol.51,p.1790,2004.

[2] R.Ohba et al.,“Nonstationary Electron/Hole Transport in Sub-0.1um MOS Devices:

Correlation with Mobility and Low-Power CMOS Application,＂ IEEE Trans. Electron

Devices, vol.41,p.338,2001.

[3] D.A. Antoniadis,“MOSFET Scalability Limits and New Frontier Devices ,＂Symp. VLSI

Tech.p.2,2002.

[4] 施敏,半導體元件物理與製作技術,黃調元譯,國立交通大學出版社,2003 年,第二版。

[5] Q.Q.Lo et al.,“Reliability characteristics of metal-oxide- semiconductor capacitors with

chemical vapor deposited Ta²O⁵ gate dielectrics,＂Phys. Lett. 62,p.975,1993.

[6] T . T s u c h i y a e t a l . , “ T h r e e M e c h a n i s m s D e t e r m i n i n g S h o r t - C h a n n e l

Effects in Fully-Depleted SOI MOSFET ^， s, ＂ IEEE Trans. Electron Devices,

vol.45,p.1116,1998.

[7] C.M.Lai et al.,“The Investigation of Postannealing-Induced Defects Behavior on 90-nm

In-Halo nMOSFETs With Low-Frequency Noise and Charge-Pumping Measuring,＂IEEE Trans.

Electron Devices Lett.,vol.28,p.142,2007.

[8] X.Zeng et al.,“Ac hot-carrier-induced degradation in NMOSFETs with N²O-based gate

dielectrics,＂IEEE Trans. Electron Devices Lett.,vol.18,p.39,1997.

[9] G.D.Wilk et al., “ Hafnium and zirconium silicates for advanced gate electrics, ＂

J.Appl.Phys.,vol.87,p.484,2000.

[10] X.Yu et al.,“Advanced MOSFETs Using HfTaON/SiO² Gate Dielectric and TaN Metal Gate with

Excellent Performances for Low Standby Power Application,＂IEEE International Electron

Devices Meeting,p.27,2005.

[11] M.Muller et al.,“Towards a better EOT-Mobility trade-off in High-K Oxide / Metal Gate

CMOS devices,＂European Solid-State Device Research,p.367,2003.

[12] J.R.Hauser,“Overview of High K Gate Dielectric Research,＂Semiconductor Device Research

Symposium,p.369,2001.

[13] A.S.Oates,“Reliability Issues for High-K Gate Dielectrics,＂IEEE International Electron

[13] A.S.Oates,“Reliability Issues for High-K Gate Dielectrics,＂IEEE International Electron

在文檔中 具應變技術之90奈米SOI互補式金氧半場效電晶體特性分析與可靠度研究 (頁 45-110)