架構簡介

圖 2.2 為 濾 波 器 的 主 體 架 構 ， 採 用 Leap-Frog 的 濾 波 器 合 成 方 式 ， 由 於 此 種 架 構 Multi-Feedback路徑的特色，經由公式推算得知在所有的濾波器架構中，Leap-Frog濾波器的 頻率對電阻電容的變異靈敏度為最低[11]，因此決定使用此架構。

在頻率響應的選擇上，考量到在Stopband需要在180 MHz達到40 dB以上的衰減，若是 採用柴比雪夫式的濾波器需要採用到七階轉移函數的規格，也就是在電路實現上需要七個 運算放大器，在功率的考量上並不太適合。所以在此電路中選用了Elliptic的頻率響應，可 以提高在stop-band的衰減量，因此在相同的規格下只需要五階的轉移函數，在功率上較為 節省。

由圖2.3的Matlab模擬所示，可以明顯的看出Elliptic的頻率響應由於在轉移函數中有兩個 zeros，使得在pass-band與stop- band的邊緣較為陡峭。

− +

圖2.2 Leap-Frog Active-RC Filter

Elliptic-type frequency response Chebyshev-type frequency response 圖2.3 濾波器的頻率響應圖

V

in 需要在120 MHz仍有40 dB的增益，用single-pole的方式估計，運算放大器頻寬約需1.2 GHz 以上。

圖2.5 Feed-forward運算放大器的的等效電路

圖2.6 濾波器轉換函數與運算放大器的增益頻寬關係圖

圖2.4中的電阻是作為common-mode feedback之用，一般常用的common-mode feedback 因為loop gain較高所以非常精確的定義輸出common-mode電壓。但是另一方面在某些情形 下，需要common-mode feedback的補償，以免造成輸出的common mode震盪，另外也有可 能發生latch-up的現象，讓電路無法正常操作。因此在這個電路中採用local common-mode feedback的方式，可以避免上述兩個現象產生，只要在設計上注意輸出common-mode電路能 夠使下一級在正常工作區域操作即可。

濾波器中使用電阻調整時間常數的方式有並聯與串聯兩種，如圖2.7，用串聯的方式作 切換的優點是電阻值較小。但是在這個濾波器系統中，若是採用串聯的可切換電阻，在電 阻間走線以及CMOS開關的寄生電容效應會影響濾波器的頻率響應（也就是圖2.7當中紅點 區域的寄生電容），如圖2.8的黑色曲線所示，因此在此濾波器電路設計中不可以使用串聯 切換的電阻，必須使用並聯切換電阻，如圖2.8紅色曲線所示，才是符合所需的頻率響應。

Rmin 8∆R 4∆R 2∆R ∆R

b3 b2 b1 b0 Rmin 8∆R 4∆R 2∆R ∆R

b3 b2 b1 b0 Rmin 8∆R 4∆R 2∆R ∆R

b3 b2 b1 b0

RMAX

∆R

∆2R

∆4R

∆8R

RMAX

∆R

∆2R

∆4R

∆8R

圖2.7 可變電阻的兩種組態：並聯與串聯

圖2.8 串聯切換電阻與並聯切換電阻的頻率響應比較

圖2.9為頻率校正電路，使用了master-slave的校正電路。由於在同一個晶片中電阻與電 容的值會有同樣的偏移量，因此可以用一份複製的參考電阻、電容來達到校正頻率的目的。

採用了類似digital DLL [12]的技巧來調整，相較於其他論文中採用的PLL-based來比較，因 為可以使用靜態的CMOS數位電路，所以可以節省消耗功率。

圖2.9是頻率校正電路的電路圖，除了comparator與參考電阻、電容之外，其餘都是靜 態的CMOS數位電路。

Delay D-FF Generator

1/8

⁺

− +

−

SAR

Counter 4-bit

Master Filter Ref CLK

CNT

CNT R

var

C

ref

V

ref

圖2.9 頻率校正電路

圖2.10是電路的時序圖，其中CNT是用來驅動counter的clock，b[0:3]是輸出信號，VIN 是輸入參考頻率除八的波形，VOUT是VIN經過電阻電容充電的結果，送到comparator正輸 入端的波形，comparator輸出則是D，而LATCH CLK是delay generator輸出的波形，作為D flip-flop的clock訊號。

圖2.10 電路時序圖

其中 VOUT 由於經過透過電阻對電容充電，輸出波形的時間如下面方程式

1 exp

ref ref

VOUT VDD t

R C

⎡ ⎛ ⎞ ⎤

= ⎢ ⎢ ⎣ − ⎜ ⎜ ⎝ − ⎟ ⎟ ⎠ ⎥ ⎥ ⎦

^(2.2)

假設 comparator 的參考電壓為 1/2 VDD，則圖十中的

1 _{ref ref}

ln 2

T = R C

(2.3)

又 delay generator 產生固定的 clock delay

2

1 1 2

_ref

T = × f

_(2.4)

其中的 D flip-flop 具有 phase detector 的作用(比較 T1 與 T2 的差別)，然後輸出比較結 果給 counter 計數，之後回授調整切換電阻的大小，直到 T1=T2 為止，便完成校正。當中 的 Counter 改用了 SAR 的計數器[13]，如圖 2.11 所示，採用 SAR counter 可以較傳統的 binary counter 減少校正的時間，從 O(2^N)減少為 O(N)。

圖 2.11 SAR Counter

2.3 結果

濾波器以及校正電路輸出結果，由結果可以得知 pass-band 的誤差範圍都在 120 MHz ± 5％以內。下表為模擬出來的結果，而圖 2.12 到 2.14 則是經過頻率校正後的頻率響應。

Corners Tuning Code Pass-band Bandwidth (Hz)

TT 60° 1000 123M

TT 27° 0111 122M

TT 0° 0111 119M

SS 60° 0011 121M

SS 27° 0010 121M

SS 0° 0001 122M

FF 55° 1101 115M

FF 27° 1100 120M

FF 0° 1100 115M

圖 2.12 濾波器在 TT 的三種溫度(攝氏 0~60 度)下的頻率響應

圖 2.13 濾波器在 SS 的三種溫度(攝氏 0~60 度)下的頻率響應

圖 2.14 濾波器在 FF 的三種溫度(攝氏 0~55 度)下的頻率響應

2.4 規格表與晶片圖

Process TSMC Standard 0.18-µm CMOS Power Supply 1.8 V

Filter Order 5 (Elliptic)

Bandwidth 120 MHz ± 5％

IIP3 20 dBm

Power Consumption

45 mW (不包含數位電路 以及量測 Buffer) Chip Size 1.2 × 1.2 mm²

Chip Photo

3. I/Q 正交訊號校正技術

地振盪源。在 I/Q Demodulator 之架構下，當本地振盪源的 Quadrature 增益及相位不匹配時，

系統之鏡像排斥比變差。對於高頻之本地振盪源而言，通常增益之誤差變動量較小，這是 (Anaglog-to-Digital Convert, ADC)之前的相位正交特性與增益匹配變化，這一個結果通常來 自於前述當中的兩個信號路徑其對稱性被破壞的結果，目前有許多相關研究的校正方案皆

(a) Calibration scheme in [14] (b) Calibration in different points 圖 3.2 於[14]當中的 I/Q 訊號不匹配之校正機制。

對於[14]所提出的方法，頻率變動將會造成校正結果改變，[14]假設了頻率雖然變動，

但所產生的正交相位誤差量與增益誤差量並不會有巨大改變，事實上，此一假設對於一些 數位接收機是較為有效的，因為數位接收機通常為寬頻之設計，然而對於高頻本地振盪源 與使用類比濾波器的接收機來說，此一假設則需要再被探討，因此[14]當中也表示其精確度 會於此情況下被影響。

由於在未來應用中，本地振盪源的頻率甚高，其所造成的不匹配現象也隨之提升，這 是由於雖然頻率不斷升高，但元件的特性卻仍是造成同樣的絕對數值誤差，因此正交相位 誤差所受到的影響是最嚴重的，至於增益方面，因為通常會設計在寬頻下也能操作，即是 頻寬範圍內之增益值，因為電晶體操作在正常區間，所以變異性較小，圖 3.3 為[15]針對此 點思考的研究成果，於圖 3.3(a)可清楚看到[15]於中頻處進行對本地振盪源的校正，這是因 為若本地振盪源的頻率遠高於類比基頻，其所造成的正交相位誤差也較為大，因此選擇在 此高頻處進行校正相位不匹配的問題；[15]另外將增益不匹配的問題於類比基頻電路處理，

如此一來可以放鬆增益校正電路的頻寬設計問題，也能夠達到適當的校正效果，圖 3.3(b) 是其校正的結果，雖然在高頻上校正可以解決頻率變動時所造成的誤差量，但仍會存在一 些無法精確抵消的誤差量，這些誤差量會隨著頻率而變化，為了使頻率變動所造成的誤差 量最小，[15]是選擇了在中間的頻率進行校正，使得因為頻率變動所造成的誤差量最小。

(a) Calibration scheme in [15] (b) Calibration results 圖 3.3 於[15]當中的 I/Q 訊號不匹配之校正機制。

3.3 提出之 I/Q 正交訊號校正機制

LO x TOTAL(x)

TOTAL(x) LO BB(x) x

BF x BF (Analog/Digital Signal Processing)來對 I/Q 訊號路徑進行校正動作，其中包括了類比基頻路

徑上延遲不匹配與增益不匹配的問題都將在此步驟被完成校正。完成類比基頻電路的校正

否一定能夠產生振盪，由於振盪條件仍然必須滿足巴克豪森定理(Barkhausen Criteria)，因而

然而主要的不同之處在於，本子計劃是使用類似延遲鎖定迴路(Delay-Locked Loops, DLL) 之操作原理，首先利用晶體振盪器所產生之訊號，將其經過衰減後送入類比基頻電路當中，

以防止引起類比基頻電路操作不正常之情形，之後再於類比基頻電路之後端使用相位偵測 器(Phase Detector, PD)進行相位偵測，藉以控制類比基頻電路中之元件其延遲特性，達到相 位誤差校正之結果。 題，無論是鎖相迴路(Phase Locked Loops, PLL)又或是延遲鎖定迴路，都有可能因為各種非 理想效應，於鎖定時產生一個相位誤差，為了解決這個問題，也可以在相位檢測器前方作

算後所產生之倍頻頻率訊號並非是完美 50%的工作週期(Duty-Cycle)，所以可以利用除二之 Test(t):Bcos(ω_RFt)

PD Test(t):Bcos(ω_RFt)

PD 生器(Duty-Cycle Clock Generator, DCCG)來替代鎖相迴路，之後便同樣將所產生的 50%工作 週期訊號送進相位檢測器作比較，作為調整本地振盪源正交相位誤差的依據；使用 50%工

校正頻率時，振盪器之設計也容易影響到鎖相迴路之整體參數，在設計上可能會有一些需 Test(t):Bcos(ω_RFt)

PD

Test(t):Bcos(ω_RFt)

PD

Phase Error Integrator

CK_IN CK_OUT

Delay Control

Clock Generator

Phase Error Integrator

在實際設計上，產生可變動脈波寬度的方式是為使用了可調變延遲時間的延遲線 (Delay Line)，如圖 3.10 所示之時序，時脈訊號觸發了一個轉態訊號走過延遲線，最後將 Y 點之訊號進行轉態為 Low，同一時間，此一訊號 Y 又再度將觸發 Z，使得另一個轉態訊號 再度走過延遲線，最終會將 Y 點之訊號拉回 High；由於走過了同樣的延遲線，因此訊號在 Low 與在 High 的準位時間會相同，並且可以知道此延遲時間將直接影響脈波之寬度，因此 藉由調整延遲線之延遲時間，可以改變脈波之工作週期寬度，圖 3.11 為此晶片之照片，其 使用製程為 0.35-µm CMOS 製程，工作頻率範圍為 70 MHz ~ 500 MHz。

CK_IN

Y Z X CK_IN

Y Z X

CK_IN

Y Z X CK_IN

Y Z X

CK_IN

Y Z X CK_IN

Y Z X

(a) Short-Delay (b) Long-Delay (c) Correct-Delay 圖 3.10 脈波寬度調變相對於工作週期之結果。

PFD,CP

Loop Filter Mixer

Delay Element

PFD,CP

Loop Filter Mixer

Delay Element

圖 3.11 於[16]中所量測之晶片照片。

3.4.3

精確度提升之設計

Pump, CP)之結構通常無法達到對稱，因而不匹配電流(Mismatch Current)會在迴路鎖定時造 成一段固定相位誤差產生，這是因為迴路為了達到動態平衡，使流入與流出之電荷量相等， 測器(Error Phase Detector, EPD)，用以消除這個動態平衡下所產生的相位誤差，其主要構想 在於，通常控制充電泵的脈波訊號是同時被關閉的，若能夠使其關閉時間不一致，則可以 在抵消在正緣處的不一致現象，亦即將此相位誤差由正緣處搬移到負緣處；結合錯誤相位 檢測器與相位檢測器之結構為如圖 3.13(a)所示，除了正常輸入的相位檢測器外，額外使用

錯誤相位檢測器來偵測錯誤相位的資訊，當偵測出有錯誤相位的產生時，由錯誤相位檢測

(w/o EPD calibration)

S2 (w/o EPD calibration)

S1 (with calibration)

S2 (with calibration)

S1

(w/o EPD calibration)

S2 (w/o EPD calibration)

S1

會發生的相位誤差在 33.33 MHz 下仍會發生，證明此段相位誤差是一個固定的相位誤差，

因此若使用在 I/Q 訊號校正機制中，在遇到較高校正基頻頻率時，可能會嚴重降低其校正 精確度，以 50 MHz 為例，其在本地振盪源所產生之誤差將達到 2.7^o的誤差量；之後在經

因此若使用在 I/Q 訊號校正機制中，在遇到較高校正基頻頻率時，可能會嚴重降低其校正 精確度，以 50 MHz 為例，其在本地振盪源所產生之誤差將達到 2.7^o的誤差量；之後在經

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