模擬方法及討論

4-1 電容-電壓（C-V）模擬方法

4-1-1 電容-電壓（C-V）低頻模擬方法

從標準電容模型，要模擬電容電壓關係，基本上是從 Poisson’s equation 出 發(12)：

[4-1]

右邊等式是電荷密度分佈，積分一次之後可以得到電場，積分兩次可以得到 電位。但是，在使用 Poisson’s equation 之前必須有幾個假設成立：

1. 一維近似：我們所定義的積分路徑是一維的方向，也就是從 Gate 往 Body 上 的垂直方向，在另外兩個空間維度上，也就是 Gate 面積的長、寬方向則忽 略，因此一維假設成立的條件就是 Gate 面積要夠大，才能確保邊緣效應不 會影響到我們所關心的積分範圍。

2. 摻雜濃度均勻：因為積分是一個空間上的範圍，因此必須確定這個範圍內的 摻雜濃度，因為摻雜濃度將直接的影響電荷密度，實際上，這個假設可能是 不正確的，但是對於數學過程上，這樣的假設將會把情況化簡許多，而這樣 的假設所得到的結果也跟實際結果相去不遠。

3. 沒有簡併態的產生：簡併態會造成我們計算電荷分佈的時候，所考慮的允許 狀態必須包含簡併態，在一般的量測情形中，這是一個很好的假設。

4. 表面沒有量子侷限狀態產生：在一個外加極大偏壓的情況，半導體跟氧化層

s

x dx

x d





( ) ( )

2 2





39 Bending Approximation)：

外加偏壓會對半導體區造成一個電場，而這個電場則不會影響半導體的狀態 密度函數(Density of States)，但是會改變半導體能帶彎曲的程度，並且造成自 由載子重新分佈，自由載子的分布情形可以用下式描述：

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在做 Poisson’s equation 的積分之前，我們必須先定義一些數學代換的符號來化 簡數學過程，首先定義沒有單位的位能(Dimensionless Potentials)：

[4-7]

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42

[4-18]

[式 4-18]在說明外加電壓 V^G會等於氧化層上所跨的壓降 V^OX加上半導體區所跨的 壓降Ψ(表面能帶彎曲)。從[式 4-17] 、[式 4-18]可以得到電容電壓關係圖[圖 4-5]。

4-1-2 電容-電壓（C-V）高頻模擬方法

在上一章節 4-1，已經介紹了低頻的電容電壓模擬方式，[圖 4-5]可以看到 從低電壓(V^B=-6 V~-2 V)表現出電洞累積的電容特性，電容值大約為氧化層電容，

接著是平帶電壓(V^B=~-2 V)，然後是電洞空乏區(V^B=-2 V~3 V)，此時產生空乏區，

等效的介電質厚度增加、電容值下降，最後在高電壓(V^B=3 V~)電容值又重新上 升，這時候已經達到反轉層產生的臨界電壓，因此電容值又重新拉回氧化層電容 的大小。在這個低頻模擬的過程中，考慮到了反轉電荷的產生，但是實際上在量 測 MOS 結構的電容時，外加交流小訊號的頻率通常都高於少數載子的反應時間，

因此都無法量測到反轉層的電荷。所以在[圖 4-5]，高電壓(V^B=3 V~)時的電容值 通常都無法量到產生反轉層時的電容特性，因此在這個章節要介紹的是高頻時的 模擬方法(13)。

首先先介紹量測電容的時候可能會得到的曲線[圖 4-6]。[圖 4-6]顯示四種 可能量測的曲線：

(a)低頻量測 (b)高頻量測

(c)深層空乏(Deep Depletion) (d)雪崩效應(Avalanche Breakdown)

[圖 4-6 (a)]的低頻量測時可以看到出現反轉層的電容，此時頻率需要極低，足

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44

接下來要做的就是重複章節 4-1 的步驟，把 Poisson’s equation 積分得到電荷、

電場、電位等等的情況。

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[4-30]

從[式 4-18]、 [式 4-27]、[式 4-28] 、[式 4-29] 、[式 4-30]可以畫出高 頻電容電壓關係圖[圖 4-7]。

4-1-3 界面狀態(Interface states)模擬方法

從 CV 圖形與 DLTS 圖形，都可以發現氧化層與基板之間的界面狀態會呈現一 (Density of Interface Traps)Dit 以及固定電荷量(Fixed Oxide Charge)Q^SS 整理如[表 4-1]。

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電性量測上的分析是一個很有力的工具，因此建立一套完整的能帶圖模擬方法是 迫切而且必須的。關於能帶圖的跨壓計算方式，其實在一開始跟到最後我有嘗試 過不同的方法，最後發現仍然是從 Poisson’s equation 出發，從電荷、電場來做 積分才是最全面的系統，因此這邊仍然是以 Poisson’s equation 做為基礎。

Poisson’s equation 在這邊的應用方式是從章節 4-1-2 與 4-1-2 我們已經得 Nitride)的電場、E^BO是阻擋氧化層(Blocking Oxide)的電場，ε則代表各個區 域的介電常數。[式 4-33]則已經假設電子均勻儲存在氮化矽層之中。

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4-3 模擬結果分析

4-3-1 界面狀態模擬結果分析

[圖 4-9 (a)(b)(c)]、[表 4-1]可以知道成長 Si-NCs 的樣品會降低界面狀態 的濃度以及增加固定氧化層電荷，我們推測是因為樣品製程在成長 Si-NCs 的過 程中，是先在氮化矽層沉積到一半厚度的時候，通入氣體 SiH⁴成長一層薄多晶 矽，在沉積上氮化矽。然後必須經過一道熱退火(Thermal Annealing)的製程，

把樣品送入高溫爐管加熱，使夾在氮化矽層之間的多晶矽層因為高溫而使多晶矽 層的原子有足夠的動能重新排列，因為晶格常數不匹配會造成應力(strain)，會 使得重新排列的過程中多晶矽會產生自我聚集(Self-assembled)的現象，形成一 顆顆的奈米大小的矽晶體。 這個熱退火的手續，在 dots 樣品必須要加熱最久，

時間長達 2 小時，small-dots 樣品約 1 小時 30 分鐘，而 no-dots 樣品則沒有經 過這道加熱手續，因此推測三片樣品界面狀態濃度的降低以及固定氧化層電荷的 增加是由於熱退火的過程造成的。

4-3-2 界面狀態活化能分析

在先前的章節介紹過界面狀態的量測，[圖 3-5]可以看到 三片樣品導納頻 譜的量測結果，三片樣品的界面狀態活化能對量測偏壓的趨勢都有偏壓越大的時 候活化能也越大的趨勢，這跟章節 4-1-2 的界面狀態模擬、章節 4-2 的能帶圖模 擬有相同的趨勢，因為量測偏壓加大，會使能帶圖的半導體能帶彎曲Ψ^S更大[圖 4-1]，費米能階會隨著偏壓加大而提升，而我們的樣品矽基板的摻雜為 P 型，主 要載子是電洞，因此對於界面狀態跟費米能階交錯的位置到半導體的價帶

(Valence Band)等於是界面狀態的載子被熱激發需要跨越的能障，也就是活化能，

剛好會是偏壓加越大，能帶彎曲Ψ^S越大，界面狀態的費米能階位置離價帶越遠，

因此活化能也越大。

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4-3-3 界面狀態 Phonon-assisted tunneling

模擬的界面狀態活化能跟量測到的活化能雖然有一致的趨勢，活化能都會隨 著偏壓加大而變大，但是數值卻會有所差異，所以推測界面狀態的載子可能不是 藉由純粹的熱激發過程釋放載子，這邊提出一個 Phonon-assisted tunneling 的放射過程(17)來修正模擬活化能的結果。Phonon-assisted tunneling 的過程 是假射熱激發過程中，不需要完全跨越能障的高度，然後藉由穿隧過程通過三角

4-3-4 Si-NCs related peak 訊號

先前的章節 3-3、章節 3-4 有提到 DLTS 的量測在 dots 樣品上出現了一個界 面狀態之外的訊號，稱之為 Si-NCs related peak。並且由章節 4-3-1 界面狀態 的模擬分析 ， 界面 狀態一定會隨 著偏壓加 大增加活化能 ， 所 以說 [ 表 3-5 (a)(b)(c)]的 Si-NCs related peak 的活化能趨勢並不會是半導體跟氧化層的界

}

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面狀態，可以確定這個訊號來自 ONO 內層結構，但是 no-dots 樣品與 small-dots 樣品的量測卻又沒有出現這個訊號，所以初步排除掉是氮化矽層缺陷狀態的可能 性，假設這個訊號來自 Si-NCs。

4-3-5 氮化矽缺陷模型 Amphoteric Model 與 Trap-assisted-tunneling 機制 在進一步分析 Si-NCs related peak 之前須要先介紹兩個模型：(1) 氮化矽 缺陷，(2) Trap-assisted-tunneling 的機制。

(1) Amphoteric Model 氮化矽缺陷模型(18)(19)(20)

氮這種原子在半導體材料中，很不容易跟其它的半導體原子產生良好的鍵結，

一般而言，氮化矽這個材料的缺陷濃度很高，而造成這些缺陷的原因可能是因為 矽原子的懸浮鍵(Dangling Bond)。[圖 4-12]簡單表示這個模型，矽的懸浮鍵在 沒有帶有電子的時候的狀態為 T³⁺，電荷量為+e；矽的懸浮鍵在帶有一顆電子的 時候的狀態為 T³⁰，電荷量為 0；矽的懸浮鍵在帶有兩顆電子的時候的狀態為 T^3-， 電荷量為-e。狀態之間的轉換可以藉由捕捉跟釋放電子，但是也可以是捕捉跟釋 放電洞，這個模型可以很好的解釋為什麼氮化矽會有同樣的電子跟電洞的缺陷濃 度，並且造成在氮化矽導帶下兩個缺陷能階 E^TA、E^TD [圖 4-13] ：

[4-36]

[4-37]

(2) Trap-assisted-tunneling (TAT) 機制(21)

[圖 4-14]顯示當穿隧過程發生的時候，如果能障裡面含有缺陷能階，將可 eV

E E_C _TA 1

eV E

E_C _TD 2

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能會使穿隧過程更容易發生，稱為 Trap-assisted-tunneling，穿隧過程可以分 成兩段，缺陷將會提供一個額外的中間停留狀態，造成第一段穿隧的能障降低，

使穿隧過程更容易發生。一般的穿隧過程，穿隧機率為：

[4-38]

ψ^Barrier是穿隧過程發生時所看到的能障，當 Trap-assisted-tunneling 的穿隧過

程發生時，穿隧機率變成是兩段穿隧的機率相乘：

[4-39]

從[圖 4-13]可以看出 Trap-assisted-tunneling 所積分的能障面積較小，因此 使穿隧機率提高。

4-3-6 Si-NCs related peak 訊號機制：TAT via interface

從章節 4-3-5 的兩個模型，加上章節 4-2 提供的能帶圖模擬，可以畫出量測 到 Si-NCs related peak 時候的能帶圖[圖 4-15 (b)]，相較於其他偏壓的能帶 圖情形[圖 4-15 (a)]，可以發現這時候費米能階剛好會掃動到 Si-NCs 的導帶附 近，因此極為可能是 Si-NCs 所造成的訊號，[表 3-5 (a)]列出量測到的活化能。

[圖 4-16]為[圖 4-15 (b)]的細部，並且加上 Amphoteric Model 氮化矽缺陷能 階 E^TD，可以到箭頭代表 Si-NCs 內的電子放射出來的假設路徑：

xm Barrier xm

xi Barrier x dx x dx

e P

P

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level)。

2. 從假能階(pseudo level)穿隧到氮化矽缺陷能階 E^TD上。

3. 從氮化矽缺陷能階 E^TD穿隧到界面狀態。

4.從界面狀態熱激發 E^A2的高度到矽基板的導帶。

由以上假設的路徑看來，必須要是接連發生的過程，因此一個載子放射出來的時 間將會是以上四個步驟各別的時間總和：

[4-40]

並且計算各別步驟所需要耗費的時間，可以得到量測的結果會是量到熱激發較高 能量的步驟耗費的時間，因為穿隧過程的時間相較起來非常的短。從 pseudo level 穿隧到氮化矽上的缺陷能階 E^TD的位置，將會決定各個步驟的時間，這邊 先假設大約會穿隧到缺陷能階 E^TD中間的位置機率最大。DLTS 量測到 Si-NCs related peak 的溫度大約為 225 ^oK，溫度為 225 ^oK 時計算可得到各個步驟時間：

τthermal,EA1=63 ms，τtunnel,step1=1.9 ns，τtunnel,step2=7.18 ms，τthermal,EA2=0.58 μs。

τ^total=70.2 ms，τ^total很接近量測的速率窗 86 ms。因此量測得到的熱激發能量

將會是較高能量的 E^A1，模擬得到的 E^A1=346 meV，非常接近 DLTS 實驗得到的 E^A=319~338 meV。

用同樣的方法，計算 program 之後能帶圖的情況。[圖 4-17]、[圖 4-18]分 別對應到在之前章節量測 program 後 DLTS 的能帶模擬情形[圖 3-15]、[表 3-6

用同樣的方法，計算 program 之後能帶圖的情況。[圖 4-17]、[圖 4-18]分 別對應到在之前章節量測 program 後 DLTS 的能帶模擬情形[圖 3-15]、[表 3-6