-5 -4 -3 -2 -1 0 1 2 3 4 5
6
dots
retentionEnergy (eV)
Distance (nm)
Ec Ev EF ETD
Poly-Gate
Si-NCs
Si
3N
4Tunneling SiO
2Si-substrate E
FV
G=0 V
V
Barrier=0.159 eV
67
第五章
結論
從電容的模擬可以確認在三片樣品中都可觀察在溫度高於 300K 時的頻率響 應為半導體與氧化層間的界面狀態，並且得到三片樣品的界面狀態密度以及固定 氧化層電荷的大小，在有成長 Si-NCs 的樣品 dots 的界面狀態密度最少， no-dots 樣品的界面狀態密度最多，固定氧化層電荷則剛好相反，推測成長 Si-NCs 的過 程將會使界面狀態密度減少，並且增加固定氧化層電荷。
藉由能帶圖的模擬，可以確定在 DLTS 量測時，dots 樣品出現的 Si-NCs related 的訊號是一個包含熱激發跟穿隧過程的訊號產生的原因是由於外質費 米能階跟 Si-NCs 傳導帶上的允許狀態交錯，訊號出現的路徑是從 Si-NCs 上的允 許狀態先熱激發並且穿隧至氮化矽層的缺陷能階 ETD，然後再從 ETD穿隧至半導體 與氧化層之間的界面狀態，再從界面狀態熱激發到矽基板導帶來做為訊號發射的 路徑。在儲存電荷(Program)之後，能帶圖的彎曲情況改變，但是模擬的結果仍 然符合量測的結果，證明這一個路徑的假設成立，也驗證這一個能帶圖的模擬方 式是正確的，並且證明 Si-NCs 的確在傳導帶上形成侷限狀態，就像量子點一樣。
在保存電荷的能力上，因為成長 Si-NCs 會使得有部分電荷可以儲存在 Si-NCs 之中，借由模擬能帶圖在保存狀態(VG=0 V)的情況，假設 dots 樣品因為 儲存更大比率的電荷在 Si-NCs 之中，導致在能帶圖上電荷儲存能階被抬昇的更 高，也就是儲存在內部的電子看到外面的能障比 small-dots 樣品還要小，而使 dots 樣品保存能力差於 small-dots 樣品，符合實驗的結果。而有成長 Si-NCs 的樣品會比 no-dots 好的原因在於儲存在 Si-NCs 中的電荷會比儲存在氮化矽層 缺陷的電荷所處的能階位置還要更深，因此對於在 Si-NCs 之中的電荷要流失必 須先經由氮化矽層的缺陷，才能發射至外部流失，這會造成有成長 Si-NCs 的樣 品有比較好的保存能力。
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最後從這些結果可以推論，在成長了 Si-NCs 的 SONOS 型記憶體，可以用更 小的電壓來操作、儲存的狀態數更多、保存載子的能力更好、也減少了界面狀態，
但是以上這些特性，將會跟成長 Si-NCs 的大小、密度有很大的關係，因此在 SONOS 型記憶體氮化矽層內成長 Si-NCs 將會是控制 SONOS 記憶體特性的一個很好的方 式。
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