樣品製備

本研究所需樣品，如圖 3-11，圖 3-12 及圖 3-13，以光微影製程建置微米級 二維週期圖案，接著以電子束蒸鍍方式成長不同厚度的金薄膜層 12nm、22nm、

32nm 及 42nm 之二維週期性圖案結構，直徑與間距為 1 比 1，並分別製作出兩種 架構，柱及洞結構。

圖 3-11 SEM，二維週期性微米圖案柱結構樣品

圖 3-12 二維週期 pillar & hole 樣品結構示意圖

圖 3-13 樣品蝕刻示意圖

製備週期為直徑 5m hole 結構之樣品

b. 光阻塗佈，使用負光阻 NR7500P，以轉速 3000rpm，40 秒，厚度約為 500nm，

光阻塗佈後於加熱板上軟烤，溫度設置 150˚C，時間 60 秒。

(4) 基板背部電極以電子束蒸鍍系統 E−Gun Evaporation System 依序蒸鍍鎳或鈦 50nm，最後鍍上 200nm 金。

(5) 金薄膜成長，以電子束蒸鍍系統蒸鍍目標金屬厚度。

製程流程圖

製備週期為直徑 10m pillar 之樣品

b. 光阻塗佈，使用負光阻 NR7500P，以轉速 3000rpm，60 秒，厚度約為 500nm，

光阻塗佈後於加熱板上軟烤，溫度設置 150˚C，時間 60 秒。

製程流程圖

圖 3-16 樣品進行金薄膜蒸鍍

.

圖 3-17 Au = 32nm pillar & hole 結構樣品實際外觀

3.3 蝕刻結果與討論

P⁺−Si (無背鍍金)電流注入法實驗結果與討論

使用 P⁺−Si (thickness = 430m, Resistivity < 0.0015 ohm−cm) 尺寸為 10mm x 10mm，一開始僅將清洗後的樣品直接以 PI tape 固定於石墨板上進行蝕刻電流量 測，為降低整體迴路電阻值，之後進一步將 P⁺−Si 背面依序蒸鍍 200nm 金製作背 部電極，再以 PI tape 固定於石墨板上，並於 4 種條件(樣品分別放置正負極兩端 及 H2O2有無)進行蝕刻，圖中 (+) 表示樣品固定陽極，對應圖 3-6 架構一， (—) 表示樣品固定陰極，對應圖 3-6 架構二，石墨板間距 d 固定為 5mm，同一片樣 品於一條件下連續量測電壓與電流之關係，並繪出電流密度電壓關係圖。

圖 3-19 P⁺−Si 實驗流程

P⁺ − Si (無背鍍金) 直接接觸石墨板之製備及量測流程 1. 基板清洗:

a. 基板浸泡於丙酮，並使用超音波震盪 15 分鐘。

b. 接著將基板浸泡於異丙醇中，並使用超音波震盪 15 分鐘。

c. 1% HF 浸泡 30 秒清洗矽表面氧化物。

d. 使用去離子水 (DI water) 將基板清洗乾淨。

e. 使用氮氣將基板吹乾。

2. 樣品架設:

a. 使用 Polyimide tape 將 10 x 10 mm 矽基板固定基板於石墨板。

b. 量測電阻值，確認基板與石墨板之間接觸。

3. 進行蝕刻，紀錄電流值。

圖 3-20 P⁺−Si 電流密度與電壓關係圖

圖 3-21 P⁺−Si 半對數電流密度與電壓關係

P⁺−Si 直接接觸石墨板以電流注入架構進行實驗，圖 3-20 與圖 3-21 P⁺−Si 以 PI tape 固定於石墨板上，並以探針量測固定後之基板表面電阻，其值約有 10K ~ 10MΩ，同一樣品連續以電壓 0.5 至 1.5，共取 11 個電壓值，電流值取樣頻率 1Hz，

量測時間為 10 分鐘，再取得電流平均值，並繪製成電流密度與電壓關係圖。

由圖 3-20 可觀察到，在樣品位於陽極上的條件比起陰極位置其電流密度值 較大；另一方面，H2O2之蝕刻液條件之電流密度同樣也比 H2O2排除的條件來的 高，然而，此種結果整體看來與預估的電流密度值還要來的低，觀察陽極含有 H2O2之條件，所得到的電流密度值，最高僅有 16mA/cm²，再加上測量實驗前所 測得的基板表面電阻甚大，考慮可能在固定樣品時，無法有效處理接觸電阻，導 致蝕刻電流因基板與石墨板之間的阻抗而下降，因此嘗試在基板背部製作電極，

蒸鍍一層金屬做改善。

P⁺−Si (背鍍金)之製備及量測流程

圖 3-22 P⁺−Si 背面鍍金電流密度與電壓關係圖

圖 3-23 P⁺−Si 背面鍍金半對數電流密度與電壓關係圖

圖 3-24 P⁺−Si 由電流值反推求電阻與電壓關係圖

圖 3-25 P⁺−Si 針對陽極比較電阻與電壓關係圖

P⁺−Si 背面鍍金在接觸石墨板方式，以電流注入架構進行實驗，P⁺−Si 以 PI

不同金厚度之樣品電壓與電流密度關係

針對不同厚度金薄膜分別為 12nm，22nm，32nm 與 42nm 之二維週期圖案 10m 柱結構樣品進行測試，樣品尺寸為 10mm x10mm，基板背面製作電極，蒸

圖 3-27 P⁺−Si pillar Au = 12nm 之電流密度與電壓關係圖

圖 3-28 P⁺−Si pillar Au = 12nm 之半對數電流密度與電壓關係圖

圖 3-29 P⁺−Si pillar Au = 22nm 之電流密度與電壓關係圖

圖 3-30 P⁺−Si pillar Au = 22nm 之半對數電流密度與電壓關係圖

圖 3-31 P⁺−Si pillar Au = 32nm 之電流密度與電壓關係圖

圖 3-32 P⁺−Si pillar Au = 32nm 之半對數電流密度與電壓關係圖

圖 3-33 P⁺−Si pillar Au = 42nm 之電流密度與電壓關係圖

圖 3-34 P⁺−Si pillar Au = 42nm 之半對數電流密度與電壓關係圖

圖 3-35 P⁺−Si pillar Au = 12nm 電流值反推求電阻與電壓關係圖

圖 3-36 P⁺−Si pillar Au = 12nm 陽極電阻與電壓關係圖

圖 3-37 P⁺−Si pillar Au = 22nm 電流值反推求電阻與電壓關係圖

圖 3-38 P⁺−Si pillar Au =22nm 陽極比較電阻與電壓關係圖

圖 3-39 P⁺−Si pillar Au = 32nm 電流值反推求電阻與電壓關係圖

圖 3-40 P⁺−Si pillar Au = 32nm 陽極電阻與電壓關係圖

圖 3-41 P⁺−Si pillar Au = 42nm 電流值反推求電阻與電壓關係圖

圖 3-42 P⁺−Si pillar Au = 42nm 陽極電阻與電壓關係圖

觀察圖 3-27 至圖 3-34，比較不同金厚度柱樣品之電流密度，電流密度上升

圖 3-43 不同金厚度 P⁺−Si pillar 之電流密度與電壓關係比較

蕭特基位障高度 常數(Boltzmann’s constant)，q 為基本電荷，V 為設定電壓值，B 為蕭基能障高度。

將不同金厚度柱樣品所量測得之電流密度與電壓關係圖，電流密度與電壓值

圖 3-44 不同金厚度柱樣品之蕭特基位障高度擬合圖

表 3-2 不同金厚度柱樣品之蕭特基位障高度 (單位 : eV)

Au film thick. Case1 & H₂O₂ Case1 Case2 & H₂O₂ Case2

12nm 0.34 0.46 0.64 0.56

22nm 0.35 0.45 0.61 0.57

32nm 0.33 0.39 0.64 0.58

42nm 0.36 0.47 0.59 0.57

3.3.2 GO

x

granting/P−Si 蝕刻

圖 3-46 GO_x granting/P−Si SEM, = 0.8, 10mins

圖 3-47 GO_x granting/P−Si SEM, = 0.8, 20mins

圖 3-48 GO_x granting/P−Si SEM,= 0.8, 40mins

圖 3-50 GO_x granting/P−Si SEM,  = 0.8, 60˚C, 20mins

3.3.3 不同金薄膜厚度蝕刻效應

圖 3-51 為 10nm 與 20nm 金薄膜表面形貌，當金薄膜越薄，呈現島狀結構，

圖 3-52 為 4 種不同 Au = 12、22、32 與 42nm P⁺−Si 之樣品，於 = 0.85，[HF] : [H₂O₂] = 5.7 : 1 (M)，蝕刻液體積固定 65ml，蝕刻時間 15 分鐘，於常溫之條件下，

圖 3-52 為 SEM 表面形貌圖，圖 3-52 (a) 金屬層為 12nm 之樣品，相較 22nm，

孔隙更大，由於金薄膜尚未成連續薄膜，金屬層為島狀結構，由於為非均勻連續 薄膜，因此無法有效垂直向下蝕刻；但當金屬厚度越厚，物質交換反應難以到達 中央，造成邊界與中央區域蝕刻速不一致，容易形成錐狀結構，如同圖 3-52 (c) Au

= 32nm 之結果，而當金屬層更厚，物質難以做交換，蝕刻速度較慢，如圖 3-52 (d) Au = 42nm 結果所示。

圖 3-51 SEM, Au = 10nm & 20nm 之表面形貌

圖 3-52 P⁺−Si pillar SEM, = 0.85, Au = (a) 12 (b) 22 (c) 32 (d) 42 nm, 15mins

3.3.4 Au = 32nm P

⁺

−Si 樣品之蝕刻形貌

圖 3-53 P⁺−Si SEM, Au = 32nm, (a) pillar (b) hole,  = 0.85, 15mins

圖 3-54 P⁺−Si pillar SEM, Au = 32nm,  = 0.85, 50℃, 15mins

圖 3-55 P⁺−Si pillar SEM, Au = 32nm,  = 0.85, V = 0.5, 50℃, 15mins

圖 3-56 P⁺−Si pillar SEM, Au = 32nm,  = 0.85, V = 1, 50℃, 15mins

圖 3-57 P⁺−Si pillar SEM, Au = 32nm,  = 0.85, V = 1.5, 50℃, 15mins

圖 3-58 P⁺−Si pillar SEM, Au = 32nm,  = 0.85, pre-etch 10mins, V = 0.5, 1hr

圖 3-59 P⁺−Si hole SEM, Au = 32nm,  = 0.85, pre-etch 10mins, V = 0.5, 50℃,1hr

由於升溫蝕刻操作結果不如預期，因此改採用常溫增加蝕刻時間進行測試，

圖 3-60 P⁺−Si SEM, Au = 32nm,  = 0.85,

小結

 針對樣品 P⁺− Si Au = 32nm，蝕刻時間 1 小時，蝕刻結構不易維持，而分次 蝕刻的方式有利維持結構，但從分次蝕刻結果發現，基板由於電洞擴散，出 現明顯分層的矽之多孔隙層；當蝕刻時間增加，再加上週期結構間距小，電 洞擴散，長時間蝕刻難以維持結構。

 另外，由於金屬層厚度達 32nm，為連續膜狀結構，金屬層容易因為氫氣釋 出推擠，造成金薄膜破裂甚至剝離。

 根據 MaCEtch 的蝕刻結果，當溫度提高，蝕刻速率上升，但側向蝕刻情況 嚴重；若進一步輔以 CD – MaCEtch 方式，隨著電壓提高，發現結構無法維 持，甚至出現倒塌。

3.3.3 Au = 20nm P

⁺

−Si 樣品之蝕刻形貌

為避免金屬層因成膜過厚，容易破裂、剝離，造成蝕刻不均，考慮降低金屬 層厚度，採用 Au = 20nm，由於 20nm 之金接近成膜，但相對仍具有孔隙，有利 於氫氣釋出，避免大量氫氣釋出破壞金屬催化層因而造成剝落。

使用蝕刻液  = 0.85，[HF] : [H2O₂] = 5.7 : 1 (M)，常溫條件，蝕刻時間 15 分鐘之結果，10 m 柱樣品蝕刻深度約為 3.37 m，蝕刻速率為 0.22 m/min，5m 洞樣品蝕刻深度約 2.58 m, 蝕刻速率約為 0.17 m/min。切開 5 m 洞樣品觀察，

蝕刻反應於 15 分鐘可以穩定垂直向下蝕刻，但金屬層邊緣區域可能因為氫氣釋 出推擠金屬層，導致金屬輕微往上飄，這可能會出現時，另外可以發現非蝕刻區 域出同樣也出現矽之多孔隙層，可能由於基板多數載子為電洞，蝕刻期間大量電 洞擴散造成。

圖 3-61 P⁺−Si SEM, Au = 20nm,  = 0.85, 15mins, (a) & (c) pillar, (b), (d), (e) & (f) hole,

如圖 3-62，繼續增加蝕刻時間至 1 小時，還可觀察到明顯側蝕之結果；圖

圖 3-62 P⁺−Si pillar SEM, Au = 20nm,  = 0.85, 1hr

圖 3-63 P⁺−Si hole SEM, Au = 20nm, = 0.85, 1hr

圖 3-64 P⁺−Si pillar SEM, Au = 20nm,  = 0.85, 15mins x 4

圖 3-65 P⁺−Si hole SEM, Au = 20nm, = 0.85, 15mins x 4

圖 3-66 P⁺−Si hole SEM, Au = 20nm,  = 0.85, pre-etch 15mins, V = 0.3, 15mins x 3

為減少電洞累積產生矽之多孔隙層，使用 MAAE 方式，見圖 3-6 架構一，

圖 3-68 P⁺−Si pillar SEM, Au = 20nm, HF, V = 0.9, 15mins x4

圖 3-69 P⁺−Si hole SEM, Au = 20nm, [HF] = 4(M), V = 0.8, 15mins x 4

圖 3-70 P⁺−Si hole SEM, Au = 20nm, [HF] = 4(M), V = 0.8, 1hr

為減少電洞擴散的效應，另一構想是以 CD – MaCEtch 架構注入電子，中和

圖 3-72 P⁺−Si Au = 20nm, V = 0,  = 0.85, 15mins 之電流與時間關係

圖 3-73 P⁺−Si Au = 20nm, 限制 I ≦ 0.8mA,  = 0.85, 15mins 之電壓與時間關係

圖 3-74 P⁺−Si pillar SEM, Au = 20nm, = 0.85, 15mins

圖 3-75 P⁺−Si pillar SEM, Au = 20nm,  = 0.85, V = − 0.5, 15mins

圖 3-76 P⁺−Si pillar SEM, Au = 20nm,  = 0.85, V = − 0.3, 15mins

小結

 P⁺−Si Au = 20nm 之樣品，分次蝕刻較一次性蝕刻更能維持結構，此樣品於 蝕刻時間 15 分鐘觀察到電洞累積之矽之多孔隙層，顯示 P⁺−Si 由於多數載 子為電洞，過量的電洞無法被消耗，累積在基板。

 為克服電洞累積的情況，採用 MAAE 方式進行蝕刻，電洞由基板注入，並 擴散到整個基板，可觀察到均勻矽之多孔隙層，雖長時間蝕刻結構可維持，

但蝕刻速率緩慢。

 若以 CD − MaCEtch 進行蝕刻，注入電子，中和過量電洞，當 V = − 0.3，由 結果觀察，雖然蝕刻速率下降，此方式可抑制電洞擴散效應。

3.3.4 Au = 15nm N−Si 樣品之蝕刻形貌

圖 3-77 N−Si SEM, Au = 15nm,  = 0.85, (a), (c) & (e) pillar, (b), (d) & (f) hole

圖 3-78，ρ = 0.2，[HF] : [H₂O₂] = 0.96 : 3.84(M)，蝕刻 15 分鐘，蝕刻深度約

圖 3-78 N−Si pillar SEM, Au = 15nm,  = 0.2, (a) & (b) 15mins, (c) & (d) 30mins, (e) & (f) 45mins, (g) & (h) 60mins

圖 3-79 N−Si pillar SEM, Au = 15nm,  = 0.4, 15mins

圖 3-80 N−Si hole SEM, Au = 15nm,  = 0.4, 15mins

圖 3-81 N−Si pillar SEM, Au = 15nm,  = 0.5, 15mins

圖 3-82 N−Si hole SEM, Au = 15nm,  = 0.5, 15mins

圖 3-83 N−Si pillar SEM, Au = 15nm, = 0.4, 1hr

圖 3-84 N−Si hole SEM, Au = 15nm,  = 0.4, 1hr

根據圖 3-85，使用 MAAE 方式，常溫條件下，使用蝕刻液濃度[HF] = 4M，

蝕刻液體積 70ml，並先進行電壓與電流密度量測，如圖 3-86，電壓分別設定 3 種條件 V = 5、10 及 15，並以分次蝕刻進行操作，每次蝕刻時間 20 分鐘，重複 3 次，共計 1 小時，圖 3-86 (a) V = 5，平均電流密度值約為 3.9mA/cm²，蝕刻深 度約為 200nm，圖 3-86 (b) V = 10 之條件，平均電流密度值約 3.8mA/cm²，但蝕 刻反應卻沒發生在金屬層介面，而是集中在金屬層下方沿著通道蝕刻，圖 3-86 (c) 當 V = 15 注入電洞更加劇烈，電動擴散到整個基板底部，蝕刻情況更為混亂，

當電壓越高，蝕刻反應無法有效地在 Au−Si 介面發生，整體來看，相對低電壓 的條件 V = 5，雖然蝕刻速率緩慢，但能穩定向下蝕刻。

圖 3-85 樣品於 [HF] = 4 (M)之電壓與電流密度關係

圖 3-86 N−Si hole SEM, Au = 15nm, [HF] = 4(M),

在文檔中 導入電流注入法於矽之金屬輔助化學蝕刻製程 (頁 55-0)