第一章 研究動機
1.1 覆晶封裝產品窄線距需求趨勢
高接腳（I/O）數及窄線距的需求在覆晶封裝領域中一直不斷突破極限。隨 著IC 裝置性能的提升，單位晶粒面積中的 I/O 數量也相對的提高以應付高效能 的需求。而在單位面積中的I/O 數量越高，相應的在晶圓及基板的佈線就需要 以窄線距的設計才能達成這個需求。IC 封裝技術的演變從早期的拉線（wire bonding）發展為覆晶封裝，最主要的原因就是因為覆晶的方式可在單位面積晶 粒上開出更多的I/O 數，另一方面，銅柱凸塊（Cu pillar bump）的發明也是為 解決高I/O 密度下焊錫凸塊（solder bump）易造成橋接（bridging）的失效模 式。
見表 1-1 所示，目前已量產的 28 奈米晶圓，最小線徑/線距為 15 微米。而 7 奈米晶圓最小線徑/線距 7 微米。預估未來 5 奈米晶圓將會達到最小線徑/線距 5 微米。
表1-1 線徑/線距趨勢
從焊錫凸塊到銅柱凸塊的演變，可以看出越密集的的 I/O 數越是需要減少 凸塊錫量以降低橋接風險。在此，凸塊間距（bump pitch）可做為判斷 I/O 密集 度的一個指標。
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下圖 1-1 為 7 奈米晶圓 60 微米凸塊間距（bump pitch）的 IC 元件在迴焊後 的切片SEM 畫面。以目前量產的能力來說，凸塊間有線路（trace）通過的最小 凸塊間距為100 微米過兩條線，UBM-to-trace 距離 15 微米。顯然圖 1-1 這個 結構大大的挑戰了目前的封裝能力。
圖1-2 為 7 奈米晶圓 60 微米凸塊間距的 IC 元件橋接缺點的切片 SEM 畫 面。可看見凸塊的錫與線路橋接的狀況。
圖1-1 7 奈米晶圓 60 微米凸塊間距切片 SEM
圖1-2 7 奈米晶圓 60 微米凸塊間距 IC 元件橋接缺點切片 SEM
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隨著晶圓技術的提升，更密集的 I/O 數的晶圓設計已是必然的趨勢。前面 的案例顯示銅柱凸塊的能力已不能應付未來高性能IC 元件的封裝。
1.2 扇出型晶圓製程介紹
在單位晶粒面積中相同 I/O
數下，扇出型晶圓利用重新佈線（re-distribution）將原來的 I/O 位置往外拉出，如圖 3-1 所示，使凸塊生成於重新佈 線層（re-distribution layer, RDL）。這個方法使得凸塊間距在相同 I/O 密度下大 幅增加，而對於封裝製程上橋接的風險則大幅減少。
圖 1-4 所示為扇出型晶圓製程流程圖，其製程可分為前封裝作業（pre-assembly）、晶圓重組（reconstitution）、重新佈線（RDL），而對於 FO WLP
（Fan-out wafer level package） 產品（例如 TSMC 的 InFO, integrated fan-out）
則在最後會有焊錫球（solder ball joint）的製程，原因是 WLP 的元件在晶圓級 的步驟就完成IC 封裝。本文研究 FO BGA 的 IC 元件，所以在 RDL 製程後，
晶圓即進入覆晶封裝製程。
圖1-3 扇出型晶圓及凸塊結構圖
7 圖1-4 扇出型晶圓製程流程
前置作業部分包含晶圓研磨及切割。接著將切割開的晶粒置於金屬載板以 壓鑄成型（compression molding）完成重組晶圓。重組晶圓進入長凸塊
（bumping）製程，這個步驟即利用重新佈線層將原 I/O 位置拉出再於新的 I/O 位置電鍍凸塊。
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