研究動機

由於研究對象「非對稱性高壓 FD-MOS 元件(Asymmetric High Voltage Field Diffused MOSFET)」，在實務上 on silicon 的表現不 如預期，其中反映 MOS 元件特性的重要指標「臨界電壓(Vt)」

(Threshold voltage)，所表現出的 roll off 行為與 SPICE model 不一 致，如圖 1-6 所示。

故本論文之研究重點在於如何找出不匹配的原因，並且提出有 效的解決方案。因此藉由設計不同方向的元件測詴結構佈局

(Testkey layout)，詴圖找出其中差異點，並進而藉由半導體製程參 數及步驟的調整來解決此問題。此外本研究亦針對半導體製程之黃 光光阻塗佈、曝光顯影後所產生的光阻遮蔽效應(Photo resist

shadowing effect)對元件 Vt 的影響，做一深入的探討與解析。

圖 1-1 TFT-LCD 驅動 IC 元件在產品上的應用[1]

圖 1-2 電源管理 IC 元件在產品上的應用[1]

圖 1-3 LED 驅動 IC 元件在產品上的應用[1]

圖 1-4 功率半導體元件主要應用的範圍[2]

圖 1-5 未來功率元件使用範圍預測[2]

圖 1-6 (a)、(b) FD-NMOS 與 FD-PMOS 的臨界電壓曲線

第二章

側向功率元件的優點是容易製造且易於和現行的半導體技術作 整合，然而側向功率元件增加耐壓的方式即是增加漂移區的長度，

因此會浪費許多面積，而且無法達到較高的功率。所以側向功率元 件努力的方向是不斷的降低導通電阻，同時還要能達到所要求的耐

壓能力。而垂直式功率元件的優點則是源極可利用的面積增加，和 在閘極聚積的電場被減低，因此可達到較高的功率，但卻無法與現 今的半導體技術整合。

現階段功率元件電路的設計大多以雙擴散金氧半電晶體(Double diffused MOSFET, DMOS)來當作高壓電路主要元件，至於雙載子 接面電晶體(BJT)及互補式金氧半電晶體(CMOS)，則被拿來應用在 一般類比或數位電路的設計。其中 DMOS 元件為了配合產品端的需 求限制，必頇要針對不同產品應用而將元件特性做區隔，也因為各 產品所要求的耐壓程度、尺寸大小及功率損耗皆不同等考量，而衍 生出其它種類的 DMOS 元件結構，除了上述所提到的 LDMOS、

VDMOS 外，尚有「場擴散金氧半電晶體」(Field diffused MOSFET, FDMOS)，即本論文所要研究探討的對象。FDMOS 操作特性與 LDMOS 相近，同樣都是以橫向擴散的方式來做電流傳導，差別在 於 FDMOS 有設計 STI (Shallow Trench Isolation)的結構來增加元件 耐壓的能力，故 FDMOS 可算是 LDMOS 元件的延伸。若以結構來 區分，FDMOS 大致上又可分成對稱性(Symmetric)及非對稱性 (Asymmetric)兩種，如圖 2-3 所示。

2.2 元件操作機制

側向雙擴散金氧半電晶體即 LDMOS，其工作原理與一般金氧 半場效電晶體並無不同，一樣是三端元件：汲極(drain)、閘極(gate) 與源極(source)，如圖 2-1 所示[2]。為了使汲極的電流流至源極，要 在閘極施加ㄧ電壓，使之吸引 P-body 中的電子，而在 P-body 和氧 化層間形成一強反轉層(inversion layer)，這反轉層便形成汲極與源 極之間的通道。當加於閘極的電壓愈高，吸引的電子也愈多，導致

形成的通道也愈寬，流通的電流也愈大。由於流通的載子只有源極

最大。很不幸的是，導通電阻最小化與崩潰電壓最大化這兩個因素

SPICE (Simulation Program with Integrated Circuit Emphasis) 電路分析軟體，已經成為微電子領域中電腦輔助電路分析的標準。

IC 設計人員可以利用 SPICE 來建立基本半導體元件的模型到各式 電子電路的設計，接著透過軟體來進行電路模擬並分析結果，進而 協助提供設計者在產品電路設計時的重要參考依據。以下將針對 MOS 元件電路模型及其重要的電性參數作一簡單的闡述。

金氧半場效電晶體(MOSFET)所使用的 SPICE 描述語法主要有 兩個部份，一個是描述 MOSFET 元件的尺寸(通道長度 L 和通道寬 度 W)和它在網路上的連接節點(node)，另一個則是描述上述

MOSFET 元件的型式(NMOS 或 PMOS)和內建的參數值，若以 LDMOS 元件模型為例，可參考圖 2-4 所示。

在 SPICE 輸入檔中 MOSFET 使用 M 為元件字首，腳位依序是 汲極節點(drain)、閘極節點(gate)、源極節點(source)、與基板節點

(substrate)或基體節點(body)，而 MOSFET 的重要元件參數則包括 臨界電壓 Vt (threshold voltage)、飽和電流 Id (saturation current)、

崩潰電壓 Vbd (breakdown voltage)、互導 Gm (transconductance)、

導通電阻 Ron(on resistance)、通道長度調變係數 λ (channel length modulation coefficient)、基體效應係數 γ (body effect factor)、元件 turn OFF 時漏電流 Ioff (off current)、次臨界擺盪 St (sub-threshold swing)、等效通道長度 Leff (effective channel length)、及功率消耗 Pd (power dissipation)等。至於電阻方面參數則有片電阻 Rs (sheet resistance)、接觸電阻 Rc (contact resistance)等。以上各參數皆為電 路輸出時影響元件電性表現的重要因子，也是 IC 設計者在設計電路 時必頇要考量到的地方。

在 SPICE model 模擬分析完成後，還需要透過驗證晶圓(wafer) 的步驟，以確認 model function 的可行性，即晶圓測詴結果(silicon data)是否符合預期，或是依照產品需求再作一些修正與調整，才算 完成整個 model 的建置。如此一來，後續的量產(production)產品才 有一個可以遵循的依據與標準。

元素（或組成）分析儀器：主要應用於分析表面定性及定量的組 擊出來，呈離子狀態的二次離子（secondary ions），收集至質譜儀

（mass spectrometer），經質譜之分析，而達到詴品表面成份元素

量選擇的質譜儀；及（4）放大、檢測經質量選擇後的二次離子檢測

1017atouns/cm3，可利用 SIMS 研究經擴散及離子佈植後之不純物 或同位素之縱深分佈情形。（3）結合離子佈植技術在 IC 或其他半 導元件之應用。

圖 2-1 側向雙擴散金氧半場效電晶體(LDMOS) (a)結構圖 (b)摻雜濃度分布圖[2]

圖 2-2 垂直式雙擴散金氧半場效電晶體(VDMOS)結構圖[2]

圖 2-3 場擴散金氧半場效電晶體(FDMOS)結構圖 (a)對稱型 (b)非對稱型

圖 2-4 FDMOS SPICE MODEL (a)示意圖 (b)參數對應關係圖

第三章

實驗方向規劃

3.1 魚骨圖簡介

本研究欲找出非對稱性高壓 FD-MOS 元件(Asymmetric High Voltage Field Diffused MOSFET)之臨界電壓 Vt 在不同通道長度 (channel length)的表現，於 on-silicon 與 SPICE model 不匹配的原 因，進而克服問題，使實務上元件的行為得以與設計者的 SPICE model 一致。為此，引入實驗規劃方法「魚骨圖(fishbone

diagram)」，又稱特性要因圖，作為本研究的原因分析。藉此可幫

二、料(material)：相關製程的材料，兩者的配置是否相同。

三、機(machine)：相關製程的機台，兩者的環境是否相同。

四、法(method)：製造流程(process flow)，製程條件(process condition)，兩者是否相同。

二、料：針對相關製程的材料去比對 SPICE model 與 on-silicon 的 差異，展開後列出相關的製程材料影響因子如下：

三、機：針對相關製程的機台去比對 SPICE model 與 on-silicon 的 差異，展開後列出相關的製程機台影響因子如下：

(1)爐管設備

(2)薄膜沈積設備

(1)閘極氧化層(Gate oxide)

(2)通道臨界電壓之離子植入(Channel Vt implant)

圖 3-1 本研究引用 4M 問題分析法之魚骨圖

圖 3-2 (a) 人(man)要因之魚骨圖

圖 3-2 (b) 料(material)要因之魚骨圖

圖 3-2 (c) 機(machine)要因之魚骨圖

圖 3-2 (d) 法(method)要因之魚骨圖

圖 3-3 分析影響因子後之魚骨圖

第四章

(1)製作元件間的淺溝槽絕緣 STI (Shallow Trench Isolation)結構，

如圖 4-1(a)所示。

(2)藉由光罩將 PMOS 遮住，僅打開 NMOS 區域，而後曝光與顯 影，如圖 4-1(b)所示。

(3)進行 P-Well / Vth / N-drift 之離子植入，如圖 4-1(c)所示。

(4)再做 P-Well / Vth / N-drift 之微影光阻去除，如圖 4-1(d)所示。

(5)成長閘極氧化層(Gate Oxide)及金屬閘極(Poly Gate)，如圖 4-1(e) 所示。

(6)利用光罩製作金屬閘極，接著曝光與顯影，如圖 4-1(f)所示。

(7)再藉由蝕刻(Etch)方式製作金屬閘極，如圖 4-1(g)所示。

(8)為防止穿隧效應(Punch through effect)產生，而做輕掺雜汲極 (LDD，Lightly Doped Drain)微影曝光與顯影，接著做 N-LDD 之離

子植入，如圖 4-1(h)所示。 影光阻烘烤機台，做 SPICE model 與實際 on-silicon 的機台型號不 同，於是分別設計實驗如下：

實驗對象(一) — 離子植入機台 實驗設計：

(1)首先針對 FDMOS 元件的結構及操作電流的方向，利用截面圖 (Cross-section)及元件佈局圖(Layout view)做一說明，FDMOS 元件 電流方向即是由 A 至 B，如圖 4-2 所示。由於是非對稱性 FDMOS 元件，故藉由原先的元件結構，根據電流的方向，設計另一反向的 元件測詴鍵(Testkey)結構，以確認方向性對本研究的影響效應，如 圖 4-3 所示。

(2)詳細比對離子植入機台內各項硬體規格，包括轉盤轉速、尺寸、

材質、離子植入角度、轉盤旋轉角度(twist angle)及傾斜角度(tilt angle)等，發現轉盤傾斜角度是兩者間最大的差異，將於結果討論中 說明，示意圖如圖 4-4 所示。

實驗對象(二) — 黃光微影光阻烘烤機台

實驗設計：

規劃兩片晶圓(wafer)，分別針對不同機型處理後，送切掃描式電 子顯微鏡(SEM，Scanning Electron Microscope)分析，其分析結果 將於下一章說明，實驗設計表格(Split table)則如表 4-1 所示。

控制爐管(furnace)的升降溫曲線(thermal profile)，與 SPICE model 的驗證 wafer 一致。 後，送切穿透式電子顯微鏡(TEM，Transmission Electron

Microscope)分析，其分析結果將於下一章說明，實驗設計表格如表 4-2 所示。

表 4-2 閘極通道長度量測實驗設計表

接下來將針對相關的離子植入部分進行實驗規劃。

實驗對象(二) — 通道臨界電壓之離子植入 實驗設計：實驗設計表格如表 4-3 所示。

表 4-3 通道臨界電壓之離子植入實驗設計表

實驗對象(三) — 漂移區之離子植入

實驗設計：實驗設計表格如表 4-4 所示。

表 4-4 漂移區之離子植入實驗設計表

實驗對象(四) — 源極/汲極之離子植入 實驗設計：實驗設計表格如表 4-5 所示。

表 4-5 源極/汲極之離子植入實驗設計表

實驗對象(五) — 輕摻雜汲極之離子植入 實驗設計：實驗設計表格如表 4-6 所示。

表 4-6 輕摻雜汲極之離子植入實驗設計表

接著，於下一章對上述各項實驗設計所得出的結果，進行定量分 析的工作，以期達成目標。

圖 4-1 (a)~(k) 製造流程圖

圖 4-2 FDMOS 元件示意圖 (a)截面圖(Cross-section) (b)佈局圖(Layout view)

圖 4-3 FDMOS 測詴鍵結構俯視圖(Top view)

圖 4-4 離子植入機台轉盤示意圖

第五章

SPICE model 與 on-silicon 有顯著硬體上的差異，其差異結果如圖 5-2 所示。前者是前傾(-8 度)，後者是後傾(+8 度)。

5.2 實驗結果(製程條件因子)

對 SPICE model 與 on-silicon 的晶片，分別於閘極蝕刻後，進行 SEM 及 TEM 的分析，其結果如圖 5-7 所示。由 SEM 可知兩者於晶

之離子植入的製程條件是本研究的重點影響因子。

5.3 真因分析

因此，由上述分析可知，SPICE model 的光阻橫截面較斜，其 遮蔽效應較小，Vt 離子植入區域較大，使得漂移區的有效通道長度 (effective channel length)較長，故 Vt 較大，如圖 5-13(a)所示。

反之，on-silicon 的光阻橫截面較直，其遮蔽效應較大，Vt 離子植入 區域較小，使得漂移區的有效通道長度較短，故 Vt 較小，如圖

最後，實際透過量測掃描式電容顯微鏡(SCM，Scanning Capacitance Microscope)，其結果如圖 5-15 所示，證實上述的分析 結果。

5.4 解決方案

了解造成 SPICE model 與 on-silicon 臨界電壓不匹配的真正原 因後，提出以下兩項改善方法：

(1) 降低光阻膜厚，由 20kÅ 降至 15kÅ ，如此可減少 30%比例的 Shadowing effect 對漂移區有效通道長度的影響，如圖 5-16 所示，

進而使 Vt 接近標準值。

(2) 於通道臨界電壓離子植入製程步驟，先將晶片旋轉 180 度後再行

(2) 於通道臨界電壓離子植入製程步驟，先將晶片旋轉 180 度後再行