本論文提出結合相位式快取記憶體及其高效能存取管線來達到低功耗 無時間延遲的設計，利用記憶體位址計算上簡單的特性及快取記憶體位址的 組成來達到提早存取相位式快取記憶體的目的，改善相位式快取記憶體耗時 增加37%的缺失，並維持相位式快取的低功耗效果，且只付出 6%的面積增 加。
結合各低功耗設計的RISC 處理器做為一實現平台，分別以功耗比例較 重的指令及資料快取記憶體、匯流排傳輸為低功耗設計方向，降低快取存取 次數及匯流排位元變化量來改善整體的功耗，達到低功耗要求。
此處理器未來希望能以ARM6、ARM11 及 MIPS_DSP_ASE 為目標，以 RISC 架構為主，增強其多媒體功能、DSP 運算能力，相對於 RISC/DSP 的 處理器組合，可以去除兩處理器資料傳輸的功率消耗，達到較低功耗、且具 有較低研發成本。
本論文設計一顆通用RISC 處理器，整合三種低功耗設計，以少量成本 成功降低快取 44%(2-Way)功率消耗，匯流排 20%功耗，未來此顆晶片可用 作低功耗的 RISC 處理器使用，或以結合其他 IP 的方式，整合系統成為一 個SOC 系統。
參考文獻
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附錄
A. 佈局驗證結果說明
1. DRC
經詢問 CIC TSMC cell-base 負責人 ，cell-base 製程下的 Metal Ratio error 皆 可忽略
DRC 驗證無誤 2. LVS
LVS 驗證無誤
B . CIC Tapeout Review Form( for Cell-Based IC )
1. 晶片概述：
1-1. 專題名稱： 具有快取及匯流排低功耗設計之嵌入式處理器 1-2. Top Cell 名稱： SD_v3
1-3. 使用 library 名稱：
CIC_CBDK35 CIC_CBDK25 v CIC_CBDK18 版本: v1.0
1-4. 是否使用 CIC 提供之 Memory？ Yes 1-5. 工作頻率： 100 MHz 1-6. 功率消耗： 16mW 1-7. 晶片面積： 2114 X 2114
2. 設計合成：
2-1. 使用之合成軟體？ Synopsys design compiler 2-2. 是否加入 boundary condition：
v input drive strength、 v input delay、 v output loading、 v output delay 2-3. 是否加入 timing constraint：
v specify clock (sequential design)
max delay、 min delay (combinational design) 2-4. 是否加入area constraint？ Yes
2-5. 合成後之report 是否有 timing violation？ No 有 setup time violation、 有 hold time violation 2-6. 合成後之verilog 是否含有 assign 描述？ No 2-7. 合成後之verilog 是否含有 *cell* 之 instance name？ No
2-8. 合成後之verilog 是否含有反鈄線 \ 之 instance name 或 net name？ No
3. 可測試性設計(前瞻性晶片必填)：
3-0. 使用之設計軟體？ DFT compiler 3-2. 使用之ATPG 軟體？ Tetramax
3-3. 使用Embedded memory 數量: SRAM 5 ，ROM 0 Memory 大小: 512x32 (Word x bit)x2 512x8 (Word x bit)x2 512x2 (Word x bit)x1
測試方法: BIST Yes ，or 其他測試方法 N/A 若使用BIST,其 Test Algorithm 為何? Moving Inversion (13N March)
同時有多個memory，是否共用 BIST controller Yes ，BIST controller 數量 1 3-4. Scan Chain Information
Flip-Flop 共有多少個？ 2280
Scan chain 的數量共有多少條？ 3 Scan chain length (Max.) ？ 25561.840
3-5. Uncollapsed fault coverage 是否超過 90% ？ Yes ，為多少？ 98.24%
ATPG pattern 的數目為多少？ 272
註：若使用Synopsys TetraMAX 來產生 ATPG pattern，請使用 set faults -fault_coverage 指令指定 TetraMAX 產生 fault coverage information
若使用SynTest TurboScan 之 asicgen 來產生 ATPG pattern，請以 atpg pessimistic fault coverage 的值為準
4. 佈局前模擬
4-1. gate level simulation 是否有 timing violation？ No 有 setup time violation、 有 hold time violation
5. 實體佈局
5-1. 使用之P&R 軟體？ Apolo、 v SE
5-2. power ring 寬度？ 8 是否已考量 current density(1mA/1um)？ Yes 5-3. 是否考慮output loading？ Yes
5-4. 是否加上Clock Tree？ Yes 5-5. 是否加上Corner pad？ Yes 5-6. 是否加上 IO Filler？ Yes 5-7. 是否加上 Core Filler？ Yes 5-8. 是否上加 Bonding Pad？ Yes 以下(A-1)為使用 Apollo 者才須回答
A-1. 是否執行 Fill Notch and Gap 步驟？
以下(S-1 至 S-2)為使用 SE 者才須回答
S-1. power ring 上是否有 overlap vias？ No
S-2. 是否確定 IO Row 和 Corner Row 互相貼齊？ Yes
6. 佈局後模擬
6-1. 是否做過post-layout gate-level simulation？ Yes
STA(static timing analysis) 軟體？ Primetime / Modelsim 6-2. 是否做過post-layout transistor-level simulation？ No
6-3. 已針對以下環境狀態模擬： SS、 TT、 FF
6-4. 晶片取得時將以何種方式進行測試？ P600 of Agilent 93000 6-5. 模擬時是否考量輸出負載影響？ Yes
7. DRC/LVS 驗證
7-1. 是否有DRC 錯誤？ No 錯誤原因：
驗證DRC 軟體？ Calibre
是否有不作DRC 的區域？ No 7-2. 是否有LVS 錯誤？ No
驗證LVS 軟體？ Calibre 是否有非CIC 提供的 BlackBox？ No
設計者簽名: 薛智文/黃德瑋 指導教授簽名: 林進燈