1-1 前言
現今金屬-氧化物-半導體(Metal Oxide Semiconductor，MOS)元 件的氧化層已經由其他高介電係數材料(High Dielectric Constant，
High-k)取代原本的二氧化矽(Silicon Dioxide，SiO2)材料。由於漏電 流以及等效氧化層厚度(Equivalent Oxide Thickness，EOT)問題導致 SiO2已經無法使用於極薄(Ultra-Thin)的閘極氧化層。
High-k 材料本身必須具有較高的 EOT，防止直接穿隧電流(Direct Tunneling Current )。同時較大的能障高度也能阻止穿隧電流發生，因 此必須考慮材料的能隙 (Bandgap)。閘極介電層一般為 20<K<60、EG
>5eV。
目前有許多取代 SiO2的 High-k 材料，其中包含二氧化鈦(TiO2)、
二氧化鉿(Hafnium Dioxide，HfO2)、矽氧化鉿(Hafnium Silicate，HfSiOx) 等，其中HfO2與HfSiOx被認為是具有較高的介電常數，並可抑制直 接穿隧電流，同時具有較高的材料特性，如表1-1 所示。然而，TiO2
雖然有極高的介電係數，但較低的能隙使其相較於其他材料的情況 下，不適合代替 SiO2當作高介電係數材料。
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表 1-1 高介電係數材料介電常數與能隙寬度
Material Dielectric Constant(k) Ramp Dielectric Breakdown，VRDB)與漏電流特性依然不佳，因此取而 代之的是 HfSiOx材料。在基本特性分析上發現，HfSiOx除了具備較 大的 EOT 外還具有較大的 VRDB，且漏電流也較小。
另外，我們已經知道 HfO2介電層經過氮氣(N2)環境下的快速熱退 火(Rapid Thermal Annealing，RTA)處理後，崩潰電壓(VRDB)與崩潰時 間(TBD)皆有所提升[1]。而 HfSiOx在經過氮氣環境下的快速熱退火處 理後，是否會改善介電層的電性與可靠度將是本實驗的研究目標。因 此本實驗探討 HfSiOx 介電層的電容元件利用氮氣環境下快速熱退火 處理的特性，並與未經氮氣處理的 HfSiOx介電層的電容元件做比較，
將兩者的電性與可靠度進行分析。
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第二章 高介電材料特性與測 量方法
2-1 高介電材料的條件
一般而言選擇High-k 材料通常必須具備幾項條件，才能取代 SiO2
材料。包含超薄的介面層、低漏電流、較高的能隙及導帶(Conduction Band)能帶偏移量、與矽基板直接接觸時具有熱力的穩定性、非晶晶 相等[2]。
雖然 High-k 材料可以提供較大的實際厚度降低穿隧電流，若能 隙與能帶偏移量(Band Offset)過小容易使穿隧效應法生。因此除了考
慮介電係數之外，也必須考量能隙大小與能帶偏移量，如圖 2-1.1，
2-1.2。
由於 High-k 材料是由金屬氧化物形成，可能與矽基板反應造成 閘極漏電流增加、High-k 的有效介電常數下降、EOT 增加，當 High-k 材料在高溫製程下也有可能發生結晶化現象，產生極大的漏電流。因 此具有熱穩定性的High-k 材料對於元件的特性也是一項重要的關鍵。
使用 High-k 材料容易形成複晶晶相(Poly-Crystalline)，或是後續 高溫熱退火處理時，容易使薄膜發生結晶化現象。複晶晶相的薄膜型 態會造成漏電流路徑產生，因此 High-k 材料的選擇以非晶晶相
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(amorphous phase)為佳。
圖2-1.1 能隙與介電係數關係圖[2]
圖2-1.2 能帶偏移與介電係數關係圖[2]
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2-2 氮氣熱退火處理
在半導體的製程中，由於 High-k 介電層與矽基板之間會產生一 介面層(Interfacial Layer)，並影響元件的特性。而元件體積愈來愈小，
氧化層的厚度也必須跟著減少，為了減少氧化層厚度，介面層厚度成 為影響氧化層厚度的關鍵。目前最常使用的方法是利用氮化處理減少 介面層厚度，如圖 2-3 所示。雖然氮化處理將氧化層的厚度減少，卻 也造成了較大的漏電流，因此如何將介面層的厚度減少與特性提升將 成為另一項重要的研究方向。
影響元件可靠度的另一因素，由介電層的緻密度不均產生許多缺 陷(defects)或陷阱(traps)。這些缺陷與陷阱會導致漏電流的路徑，因 此利用熱退火處理能改善薄膜的緻密度與原子之間的鍵結，減少漏電 流產生。然而經過高溫熱退火會使氧化層薄膜內有微結晶化的現象，
並產生漏電流路徑。因此，以適合的溫度熱退火使元件得到最佳特性 也是未來重要的研究項目。
另 外， 氮 氣 環 境 下 熱 退 火 處 理 也 能 減 少 氧 空 位 缺 陷(Oxygen Vacancies Trap)，避免漏電流路徑形成。關於氧空位缺陷的現象，會 在下面章節中加以探討。
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圖 2-3 TaN/HfSiOx (16 nm)/p-sub/Al-Si-Cu 之 MIS 電容結構，(a) No RTA 與(b) 900℃RTA 的 TEM 微結構圖
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2-3 高介電材料氧空位缺陷(Oxygen Vacancies Trap)理論
氧化層中包含許多缺陷與陷阱，其中氧空缺(Oxygen Vacancy， 此利用下列公式估計電子的有效位能障(Effective Barrier Height，
Φb)。 真空能階(Vanuum Energy Level)以下 4.2eV 的位置，如圖 2-3.2 所示。
利用上述提到的結果，推測由氧空缺造成此能階與電子捕捉能量
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一致。由圖2-6 所示，電子以陰極注入在 HfSiOx氧化層中穿隧，伴隨 著由 VO決定的位能障，得知VO不只是電子捕獲位置，同時決定電子 流的有效位能障。
圖 2-3.1 氧空缺形成過程[3]
圖 2-3.2 電子穿隧伴隨著由氧空缺決定的效位能障[3]
氮氣熱退火處理對矽氧化鉿高介電質可靠度之研究 Parameter)，而 η 為特徵壽命(Characteristic Life)。當元件達到 η 壽命 值時，表示約有 63.2%的元件發生故障。
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氮氣熱退火處理對矽氧化鉿高介電質可靠度之研究 Stress ，RVS)、定電流測試(Constant Current Stress，CCS)，與斜坡 電流測試(Ramped Current Stress ，RCS)四種，如圖 2-5.1。
本實驗量測元件的電性中，電流對電壓(I-V)利用斜坡電壓測試
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其中安捷倫 4155C 的設定上，我們使用的 sweep mode 量測電流 對電壓(I-V)的特性圖，將電壓範圍設定於 0V~ -15V、取樣間距為 -100mV，且最大限流為 100mA，如圖 2-5.3、2-5.4 所示。而電流對 時間(I-t)特性圖的設定必須將 sweep mode 調整為 sampling mode，同 時探針均設定為接地，最後使用-9.4V 作為量測的偏壓，如圖 2-5.5、
2-5.6。接著以安捷倫4980A 量測電容對電壓特性圖，設定小訊號為 25mV、頻率為 100kHz、量測範圍為 4V~-4V，且最大電容為 600pF，
如圖 2-5.7。
當完成元件特性量測後，就可以利用特性圖分析元件電性與可靠 度，而可靠度分析將在下面章節中提到。
點，而我們也利用 CVS 量測元件的崩潰時間(TBD)。另外 RVS 可提供 缺陷密度的資料、VRDB與漏電流等資料，同時也是廣泛被應用在晶圓 的測試上。在此，我們使用安
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圖 2-5.1 氧化膜測試模式， I-V 與 C-V 量測為 RVS、I-t 量測為 CVS[6]
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圖 2-5.3 CHANNELS 畫面 I-V 設定參數
圖 2-5.4 MEASURE 畫面 I-V 設定參數
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圖 2-5.5 CHANNELS 畫面 TDDB 設定參數
圖 2-5.6 MEASURE 畫面 TDDB 設定參數
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圖 2-5.7 C-V 量測參數設定
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第三章 實驗方法與分析
3-1 元件結構與製程
此實驗主要探討氮氣熱退火處理對 HfSiOX的可靠度分析，因此 樣本使用六吋 P 型矽基板的電容結構，其中氧化層分別為經過氮化處 理與未經氮化處理的 HfSiOX介電層材料。
首先將晶片(Si Wafer)經過 RCA 標準清洗，去除微塵粒、有機物、
無機物、金屬離子等雜質，再利用金屬有機化學氣相沉積(Metal Organic Chemical Vapor Deposition，MOCVD)系統沉積 16nm 厚的介
電層，其中 MOCVD 的前驅物為(Precursor)Hf[CO(CH3)3]2 [CO(CH3)2
CH2- OCH3]2與Si[CO(CH3)3]2[CO(CH3)2CH2OCH3]2，同時腔體內通入 O2氣體，反應後形成HfSiOX薄膜。
將元件置於充滿氮氣的環境下以 900℃維持 30 秒的快速熱退
火 ， 再 經 由 預 烤(Pre-Back) 去 除 晶 圓 上 的 水 氣 、 上 光 阻 、 軟 烤 (Soft-Back)、曝光(Exposure)、顯定影等步驟定義光阻圖案(Pattern)，
最後由硬烤(Hard-Back)步驟方便後續的蝕刻製程。
接著利用反應式真空濺鍍(Reactive Sputtering)系統，沉積 50nm 的氮化鉭(Tantalum Nitrogen，TaN)薄膜作為金屬閘極層，並使用 Lift-Off 的製程技術定義閘極圖案。最後經由 B.O.E 去除晶片背面的
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面作為背電極，完成了 MIS(Metal Insulator Semiconductor，MIS)的電 容結構。其流程如圖 3-3.1，3-3.2 所示。
RCA 標準清洗
MOCVD 沉積 HfSiOX
未經 N2 RTA 處理 900℃ N2 RTA 處理 定義光阻圖案
沉積 TaN 金屬閘極層 定義閘極金屬圖案 背鍍 Al-Si-Cu 電極
圖 3-1.1 HfSiOX MIS 結構簡易流程
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氮氣熱退火處理對矽氧化鉿高介電質可靠度之研究 (Hysteresis Effect)與遲滯電壓偏移量也明顯減少。推測是經過 N2 RTA 後，正陷阱電荷(Positive Trap Charge)與薄膜內的陷阱與缺陷皆有減少 的現象，降低薄膜內的電荷捕捉。
使用定電壓測試量測元件的電流對時間(I-t)特性圖。將閘極偏壓 固定於-9.4V，測量元件的崩潰時間，如圖 3-2.3，3-2.4 所示。經過 N2 RTA 處理後的崩潰電壓與崩潰時間有明顯的增加，同時漏電流也 被觀察到有減少的現象。
分析元件的生命期也是可靠度分析的重要項目之一，因此利用韋 伯分佈(Weibull Distribution)曲線可預測元件的生命期。圖 3-2.5 顯示 經過 N2 RTA 處理與未經 N2 RTA 的韋伯累積分佈函數(Weibull Cumulative Distribution Function，CDF)圖。此圖說明經過 N2 RTA 處
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理的元件有較高的 TBD63.2%值，因此此元件的TDDB 可靠度較佳。
圖 3-2.1 閘極介電層 HfSiOx (16nm)，在累積模式(accumulation mode) 經過 900℃RTA 的 J-V 圖。
圖 3-2.2 為 TaN/HfSiOx (16 nm)/p-sub/Al-Si-Cu 之 MIS 電容結構經過 900℃RTA 與 No RTA 的 C-V 圖
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圖2-3.3 TaN/HfSiOx (16 nm)/p-sub/Al-Si-Cu 之 MIS 電容結構在累積模 式下固定偏壓測試 No RTA 的 I-t 圖
圖3-2.4 TaN/HfSiOx (16 nm)/p-sub/Al-Si-Cu 之 MIS 電容結構在累積模 式下固定偏壓測試 900℃RTA 的 I-t 圖
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圖 3-2.5TaN/HfSiOx (16 nm)/p-sub/Al-Si-Cu 之 MIS 電容結構，閘極偏 壓為累積模式且固定偏壓(VG = -9.4V)，900℃RTA 與 No RTA 之韋伯 分佈圖。
氮氣熱退火處理對矽氧化鉿高介電質可靠度之研究 (Electron Trap Creation)，當測試時間增加，便造成永久性崩潰(Hard Breakdown，HBD)，其崩潰機制如圖 3-3.1 所示。而 HfSiON 則是在 電子捕捉後，發生少數暫時性崩潰(Soft Breakdown，SBD )與漸進式 崩潰(Progressive Breakdown，PBD)，最後產生多數直接永久性崩潰，
氮氣熱退火處理對矽氧化鉿高介電質可靠度之研究 (Electron Trap Creation)，當測試時間增加，便造成永久性崩潰(Hard Breakdown，HBD)，其崩潰機制如圖 3-3.1 所示。而 HfSiON 則是在 電子捕捉後，發生少數暫時性崩潰(Soft Breakdown，SBD )與漸進式 崩潰(Progressive Breakdown，PBD)，最後產生多數直接永久性崩潰，