設計概念緣由

2. 類比訊號處理器設計與成果

2.1 設計概念緣由

圖2.1 為本子計畫”類比訊號處理器”(Analog Signal Processor)的架構；其包含了三個子 電路方塊，分別為Pre-Amplifier、Calibration Circuit 以及 V-C Converter，此處將探討整體架構以及其運作機制。

由於待測訊號是生理訊號，從惠斯登電橋所感測到的訊號都非常的小，因此在類比訊號處理器的設計上第一級必須為放大器，但放大器本身所產生的noise 以及 DC Offset，以及電橋的 mismatch 所產生的 DC Offset，皆已遠遠大過於所感測到的訊號，因此設計 Pre-Amplifier 需要具備 low noise, low offset 兩大重要特性；惠斯登電橋的 mismatch 將會造成DC Offset 而傳送給 Pre-Amplifier，這可能會導致 Pre-Amplifier 的輸出會有失真的現象，

因此另外需設計一 calibration circuit 來控制惠斯登電橋上端的兩個電流源，藉由讀取到的 DC Offset 值，來產生負回授的抵消機制，使得電橋的輸出兩端，其 dc 電位皆相等，意即兩端沒有DC Offset。另外，由於外界共模雜訊的干擾，甚至有達到 10

⁰

V 等級，而面對所感測的訊號只有10

⁻⁶

V 等級，因此 Pre-Amplifier 的共模拒斥比(CMRR)的設計大約應達成 120-dB。

Pre-Amplifier 的設計目標將達成在盡可能低功耗的情況之下，達成高倍增益、低雜訊、

低直流偏移、高共模拒斥比的規格。

於其他子計劃當中，輸出方面會採用射頻傳輸介面電路作為無線傳輸，因此本子計劃的輸出可以採用數位方式傳輸給下一個子計畫進行接收，所以我們將額外設計一個電壓時序轉換電路，以便允許此我們將所設計之類比訊號處理模組直接與射頻介面電路進行連接。

在電壓時序轉換電路中，由於採用電壓作為輸入訊號，又同時處理與時間相關資訊，

因此將會需要設計延遲元件，以便將電壓資訊轉換成和時間相關資訊；而且又考量到整體類比電壓處理器可能受到製程、電壓、溫度變異等等的影響，所以需要有補償機制來克服這些非理想效應，即使當前端送入的訊號中有未處理乾淨的 offset 時，透過補償機制的運作，也能夠處理這部份的offset，使得輸出結果更加趨近理想情況，也就是只含有待測資訊。

圖2.1 類比訊號處理器架構示意圖

2.2 前級放大器子系統方塊設計

2.2.1

系統設計

由於 Pre-Amplifier 消除雜訊以及直流偏移的機制是基於自動歸零以及削波架構，

RF Interface ASP-Module

Pre-Amplifier

V-T Converter

DSP ADC

Calibration

Circuit

但由於自動歸零機制屬於取樣機制(Sampling Process)，因此會有 Sub-Sampling 的現象產生，意即有雜訊堆疊(Noise Folding)之現象發生，會將雜訊往所使用的頻帶內堆疊[1]，故本子計劃不採用，而改採另ㄧ種架構，即削波(Chopper)機制。此機制屬於調變機制(Modulation Process)，由於在進行調變的過程中，係使用開關(Switch)對訊號頻做調變與解調，因此會有突波雜訊(Spike Noise)現象產生，而此 Spike Noise 在ㄧ長時間之下，將可視為一殘餘偏移(Residual Offset)。故如何消除 Spike Noise 乃為重要設計課題。在本子計畫中採用了巢式削波 (Nested chopper )架構，對訊號做二次調變，在頻率上使訊號與雜訊做分離。圖 2.2 為本系統架構圖，包括Current feedback amplifier instrumentation amplifier (Current feedback IA)、DC offset cancellation feedback loop、Nested Chopper 與 Low Pass Filter (LPF)。以下將就各電路部份作設計說明與模擬結果呈現。

圖2.2 Nested Chopper Pre-Amplifier 之系統圖

2.2.2 Current Feedback IA

本子計劃之 instrumentation amplifier 架構，是用 Current feedback 之架構實現[2]，概念說明如圖2.3(a)所示，藉由輸入與輸出電阻的比值來決定放大倍率，有別於傳統的儀表運算放大器(Instrumentation Amplifier, IA)，如圖 2.3(b) ，兩級的架構中，共採用三個運算放大器組成回授架構的概念。如此簡化設計可減低電路消耗的功率，並提升放大器本身的

流，鏡射至輸出級，使電流流過輸出電阻R

o

。此輸出電阻採用操作於非飽和線性區的MOS 來提高阻抗，藉此調控與提升放大器的放大倍率。

圖2.3 (a) Current feedback amplifier 之設計概念

V _out

圖2.3 (c) Current feedback amplifier 之電路實現

此外，降低電路本身的雜訊亦是設計中的重要考量。為了減低電路本身的Flicker Noise 與 Thermal Noise，設計上應提升 G

m1,2

與降低R

i

。簡單的雜訊分析結果如下：

2.2.3 DC Offset Cancellation Feedback Loop

為了消除電路本身的 DC Offset，額外加入 DC offset cancellation feedback loop，概念

說明如圖 2.4(a)。將放大器的輸出信號，經過一個 LPF 濾出 DC offset voltage，再藉由 differential gm circuit，把 DC offset voltage 轉成 current，回授控制放大器的輸出電流，達到DC offset cancellation 之目的。電路實現如圖 2.4(b)。藉由一個 differential gm circuit 來比較reference voltage 與經 LPF 所濾出的 DC offset voltage，將其電壓差值轉成電流，回授注入放大器的輸出端做電流調控。其中的LPF 採用ㄧ個低頻、低功率與低雜訊的 current mirror opernational transimpedance amplifier (CMOTA)，配合一個電容來實現。電路架構如圖2.4(c)。

圖2.4 (a) DC offset cancellation feedback loop 概念圖

Vdd

圖2.4 (b) Current feedback amplifier with DC offset cancellation loop DC offset cancellation gm and LPF Current feedback amplifier

2 2

圖2.4 (c) CMOTA-C LPF

2.2.4 Nested Chopper Structure

A. Chopping

Chopping 機制如圖2.5(a) 所示，本質上乃對訊號做調變，在輸入端(放大電路前)將信號乘上一個頻率成分，先將信號轉到高頻，此時放大電路的DC Offset及低頻的Flicker Noise 便與信號分開了；之後經過放大電路，再乘上相同之頻率成分，這時候我們所要經放大後的感測信號就調變回低頻，而DC Offset等則調變到高頻了。接下來透過一個低通濾波器來消除調變到高頻後的雜訊，如此便完成了消除DC Offset及低頻的Flicker Noise的動作。

圖2.5 (a) chopping 機制示意圖

然而，chopper 調變與解調所使用的開關容易造成電荷注入(Charge Injection) 等其他非理想效應，如圖2.5 (b) 所示，產生Spike Noise現象，使訊號於輸出端點解調後，產生了殘餘偏移量 (Residual Offset)，致使輸出電壓值產生誤差。

V

_op

C

Vin+

Vin-Vout

1 1 N

N

Vdd

C

ext

M2

M6 M1

M

_N4

M3

M7 I

BIAS

M8

M

₄

M10

M5 V

_op

C

Vin+

Vin-Vout

1 1 N

N

Vdd

C

ext

M2

M6 M1

M

_N4

M3

M7 I

BIAS

M8

M

₄

M10

M5

圖2.5 (b) 調變開關所造成的突波現象

為了降低殘餘偏移量，幾個解決方案相繼被提出[3,4,5,6]。由於在此計劃中處理之訊號頻率很低，約0~10Hz 之間，所以我們採用Nested chopper 來做消除。下面針對此機制作原理說明。

B. Nested Chopper

概念說明如圖2.5(c)所示 [5]。於此機制中，除了由Vchophigh訊號所控制的chopper 外，加入了另一組由Vchoplow所控制之chopper。由Vchoplow所控制之chopper將被操作在更低的頻率，因此所造成的Spike Noise可忽略。透過另一組較低頻的chopper做調變，使得由Vchophigh所控制的chopper，其所產生Spike Noise將會被Vchoplow的chopper所調變。經此調變之後，Spike Noise 會依據Vchoplow chopper 的週期調變而呈現正負相間的分布，根據分析可得知此突波等效的平均雜訊能量將為零，因此，殘餘的DC偏移將可被大幅降低。

配合此架構的放大器之增益，其精確度可以在一段相當長的溫度變化範圍內維持穩定。然而，若考慮失真效應 (Aliasing Effect) 的產生，則輸入訊號其頻率不能大於0.5倍的 Fchoplow。

在此計畫中，輸入訊號極為低頻，故可採用此架構來實現。

圖2.5 (c) Nested chopper 概念說明圖

2.2.5 Sallen-Key LPF

位於放大器輸出端的LPF，主要用來消除調變到高頻的雜訊，完成消除DC Offset及低頻的Flicker Noise的動作。設計考量主要針對低雜訊與低功率消耗來做設計，於此採用 Sellen-Key LPF 架構 [7]。電路架構如圖2.6。

圖2.6 Sallen-Key LPF

2.2.6 Simulation Results

A. Current feedback IA with DC offset cancellation loop

甲、 Gain frequency response :

如圖2.7(a)，經 chopper 調變後，進入放大器處理的信號頻段其放大倍率約 57 dB。

於此頻段的上下3dB 頻率分別為 200Hz 與 35kHz。

(Hz) (Log) (dB)

圖2.7(a) Gain frequency renponse

乙、 Input referred noise voltage density :

如圖2.7(b)，thermal noise voltage density 為 7 n V/sqrt(Hz)；低頻區段(1m~2k)的 input referred noise integration 為 1.3μVrms ；corner frequency 為 2 kHz。

(Hz) (Log) V/sqrt(Hz) (Log)

圖2.7(b) Input referred noise voltage density A. Sallen-Key LPF

1.) Gain frequency response :

如圖2.7(c)，LPF 的 3dB 頻寬為 0.04 Hz。

(Hz) (Log) (dB)

圖2.7(c) Gain frequency renponse

2.) Input referred noise voltage density :

如圖2.7(b)，thermal noise voltage density 為 38 n V/sqrt(Hz)；低頻區段(1m~2k)的 input referred noise integration 為 3.5μVrms 。

V/sqrt(Hz) (Log)

(Hz) (Log) V/sqrt(Hz) (Log)

(Hz) (Log)

圖2.7(d) Input referred noise voltage density

B. Transient response of nested chopping IA

如圖2.7(e)，輸入訊號是 DC 100 uV，nested chopper 的兩組 chopping frequency 分別是 20 Hz 與 2 kHz；放大後的輸出訊號，經 chopper 解調後為 DC 70 mV。

表2.1 Pre-Amplifier Performance Table

10uV ~ 600uV Input signal range

57 dB Current feedback IA open loop gain

100mV Input signal CM (SPEC)

10mV ~ 100mV Output signal range (SPEC)

0 ~ 10 Hz Input signal frequency (SPEC)

10uV ~ 600uV Input signal range (SPEC)

20 Hz Chopping CLK (Low)

50 uW

50n V/sqrt(Hz) Input referred noise density

Offset voltage cancellation

2 kHz Chopping CLK (High)

1 V Power supply

Performance Feature

10uV ~ 600uV Input signal range

57 dB Current feedback IA open loop gain

100mV Input signal CM (SPEC)

10mV ~ 100mV Output signal range (SPEC)

0 ~ 10 Hz Input signal frequency (SPEC)

10uV ~ 600uV Input signal range (SPEC)

20 Hz Chopping CLK (Low)

50 uW

50n V/sqrt(Hz) Input referred noise density

Offset voltage cancellation

2 kHz Chopping CLK (High)

1 V Power supply

Performance Feature

圖2.7(e) Transient response of nested chopping IA

50 mV

±

2.3 Voltage-to-Code Converter 方塊設計

2.3.1 前言

當今電路設計趨勢逐漸邁向高頻，隨著越來越多的電晶體整合在同一塊PC 板上(PCB) 上，不論是在單一chip 之內或是多個 chips 之間，都會面臨到 clock 的同步和對準問題，使得這方面議題越來越重要，PLL 和 DLL 就是應運而生的兩種關鍵性技術，並且被廣泛使用在許多的同步應用中，例如：時脈產生器(Clock Generator) 、頻率合成器 (Frequency Synthesizer)、時脈誤差調整(Clock De-skewing)和時脈資料回復(Clock Data Recovery)等。此次所採用Voltage-to-Code Converter 的架構是以 PLL 的概念為基礎進行設計。

電路設計目標是將前端類比控制訊號轉換成後端可以處理的數位訊號Code，這個大目

標可以分成兩個目標實現，一是如何透過電路運作，使得輸入的類比控制電壓轉換成數位訊號Code 輸出，二是類比電路系統中，會有很多內外在的非理想效應，經過前級放大器處理過後的電壓，仍可能含有電橋非理想效應，或是電路受到製程電壓溫度(PVT variation)影響造成的非理想效應，因此也需要解決此類問題。

針對第一個目標，我們透過延遲元件來達成Voltage-to-Code Converter 的設計方式。針對第二個目標，可結合PLL 和 DLL 的概念，來進行補償機制的設計。如圖 2.8(a)所示。

2.3.2 電路概念說明

電路運作分成兩個階段，分別是校正階段(如圖 2.8(b))以及量測階段(如圖 2.8(c))，每個階段都會由外部送入類比控制電壓，透過閉迴路的方式，由內部電路Phase Detector 送出數位控制Code，當完成比對之後，所得的 Code 和由前級放大器送入的類比控制電壓 (V

in

)是成一對一的關係(monotonic relationship)。

Calibration V-C Converter

CK ₀

Code V _in

Delay Element

Calibration V-C Converter

CK ₀

Code V _in

Delay Element

圖 2.8(a) Voltage-Code Converter 轉換電路概念圖

CK ₂

(without sensor signal) CK ₀

∆CK → Code1 Measurement stage

CK ₂

(without sensor signal) CK ₀

∆CK → Code1 Measurement stage

CK ₂

(with sensor signal) CK ₀

∆CK’ → Code2 Calibration stage

CK ₂

(with sensor signal) CK ₀

∆CK’ → Code2 Calibration stage

圖 2.8(b) 電路在校正階段運作模式圖 2.8(c) 電路在量測階段運作模式

運作方式如下：

Voltage-to-Code Converter 的系統架構如圖 2.9 所示。詳細運作方式解釋如下：

Lock

Output = Digital Code A

用是成為Voltage-to-Code Converter 的 sensor signal，會送給上面路徑的延遲元件作為類比控制電壓(V

in

)，以便控制上面路徑的波形延遲；對於下面路徑來說，SAR[8]會透過 Phase detector 比較上下路經的相位差距，並送出對應的數位控制 Code，以便讓上下路徑的波形能夠aligned，當 PD 偵測到 CK1 和 CK2 是相位鎖定之後，此時 SAR 輸出的 Code，就代表

圖 2.10(a) Voltage-to-Code Converter 執行校正模式圖示

系統鎖定相位的動作會執行兩次，第一次鎖定相位如圖 2.10(a) 所示：此時送入的控制電壓(V

in1

)尚未包含 sensor signal，此電壓(V

in1

)可看成是作為 reference 基準的電壓，所以系統處在校正階段，電壓(V

in1

)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包

含電橋電阻、前級放大器、上面路徑延遲元件的 offsets，在相位鎖定時，由於上下兩路徑的相位會相同，所以數位輸出 Code

1

的大小就是上述 offsets 的大小，接著把 Codes 存入 registers。

τ

TDC

V _in2

τ

D/A Code ₂ CK ₁

CK ₂ CK ₀ τ τ

TDC

V _in2

τ τ

D/A Code ₂ CK ₁

CK ₂ CK ₀

eg. Code2 = 1010

∴Output2 = 1010-0010=1000 CK ₀

CK ₁

CK ₂ CK ₂ ’

eg. Code2 = 1010

∴Output2 = 1010-0010=1000 CK ₀

CK ₁

CK ₂ CK ₂ ’

圖 2.10(b) Voltage-to-Code Converter 執行量測模式圖示

第二次的鎖定相位如圖 2.10(b) 所示：此時送入的控制電壓(V

in2

)包含有 sensor signal，

此電壓(V

in2

)可看成是以之前 reference 為基準再加上 sensor 大小的電壓，所以系統處在量測階段，電壓(V

in2

)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包含 sensor signal

此電壓(V

in2

)可看成是以之前 reference 為基準再加上 sensor 大小的電壓，所以系統處在量測階段，電壓(V

in2

)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包含 sensor signal

在文檔中病理遙測系統與生醫感測晶片－子計畫二：病理遙測生醫感測類比訊號處理器(2/3) (頁 8-0)

2. 類比訊號處理器設計與成果

2.1 設計概念緣由

0

−6

2.2 前級放大器子系統方塊設計

2.2.1

RF Interface ASP-Module

Pre-Amplifier

V-T Converter

DSP ADC

Calibration

Circuit

2.2.2 Current Feedback IA

o

V out

m1,2

i

2.2.3 DC Offset Cancellation Feedback Loop

為了消除電路本身的 DC Offset，額外加入 DC offset cancellation feedback loop，概念

Vdd

2 2

2.2.4 Nested Chopper Structure

V

C

Vin+

Vin-Vout

1 1 N

N

Vdd

C

M2

M6 M1

M

M3

M7 I

M8

M

M10

M5 V

C

Vin+

Vin-Vout

1 1 N

N

Vdd

C

M2

M6 M1

M

M3

M7 I

M8

M

M10

M5

2.2.5 Sallen-Key LPF

2.2.6 Simulation Results

(Hz) (Log) (dB)

(Hz) (Log) (dB)

(Hz) (Log) V/sqrt(Hz) (Log)

(Hz) (Log) V/sqrt(Hz) (Log)

(Hz) (Log) (dB)

(Hz) (Log) (dB)

V/sqrt(Hz) (Log)

(Hz) (Log) V/sqrt(Hz) (Log)

(Hz) (Log)

10uV ~ 600uV Input signal range

57 dB Current feedback IA open loop gain

100mV Input signal CM (SPEC)

10mV ~ 100mV Output signal range (SPEC)

0 ~ 10 Hz Input signal frequency (SPEC)

10uV ~ 600uV Input signal range (SPEC)

20 Hz Chopping CLK (Low)

50 uW

50n V/sqrt(Hz) Input referred noise density

Offset voltage cancellation

2 kHz Chopping CLK (High)

1 V Power supply

Performance Feature

⁰

⁻⁶

V _out

CK ₀

Code V _in

CK ₀

Code V _in

CK ₂

(without sensor signal) CK ₀

CK ₂

(without sensor signal) CK ₀

CK ₂

(with sensor signal) CK ₀

CK ₂

(with sensor signal) CK ₀

V _in2

D/A Code ₂ CK ₁

CK ₂ CK ₀ τ τ

V _in2

D/A Code ₂ CK ₁

CK ₂ CK ₀

∴Output2 = 1010-0010=1000 CK ₀

CK ₁

CK ₂ CK ₂ ’

∴Output2 = 1010-0010=1000 CK ₀

CK ₁

CK ₂ CK ₂ ’