DC Offset Cancellation Feedback Loop

2.2.3 DC Offset Cancellation Feedback Loop

為了消除電路本身的 DC Offset，額外加入 DC offset cancellation feedback loop，概念

說明如圖 2.4(a)。將放大器的輸出信號，經過一個 LPF 濾出 DC offset voltage，再藉由 differential gm circuit，把 DC offset voltage 轉成 current，回授控制放大器的輸出電流，達 到DC offset cancellation 之目的。電路實現如圖 2.4(b)。藉由一個 differential gm circuit 來 比較reference voltage 與經 LPF 所濾出的 DC offset voltage，將其電壓差值轉成電流，回 授注入放大器的輸出端做電流調控。其中的LPF 採用ㄧ個低頻、低功率與低雜訊的 current mirror opernational transimpedance amplifier (CMOTA)，配合一個電容來實現。電路架構如 圖2.4(c)。

圖2.4 (a) DC offset cancellation feedback loop 概念圖

Vdd

圖2.4 (b) Current feedback amplifier with DC offset cancellation loop DC offset cancellation gm and LPF Current feedback amplifier

2 2

圖2.4 (c) CMOTA-C LPF

2.2.4 Nested Chopper Structure

A. Chopping

Chopping 機制如圖2.5(a) 所示，本質上乃對訊號做調變，在輸入端(放大電路前)將信號 乘上一個頻率成分，先將信號轉到高頻，此時放大電路的DC Offset及低頻的Flicker Noise 便與信號分開了；之後經過放大電路，再乘上相同之頻率成分，這時候我們所要經放大後 的感測信號就調變回低頻，而DC Offset等則調變到高頻了。接下來透過一個低通濾波器來 消除調變到高頻後的雜訊，如此便完成了消除DC Offset及低頻的Flicker Noise的動作。

圖2.5 (a) chopping 機制示意圖

然而，chopper 調變與解調所使用的開關容易造成電荷注入(Charge Injection) 等其他非理 想效應，如圖2.5 (b) 所示，產生Spike Noise現象，使訊號於輸出端點解調後，產生了殘餘 偏移量 (Residual Offset)，致使輸出電壓值產生誤差。

V

_op

C

L

Vin+

Vin-Vout

1 1 N

N

Vdd

C

ext

M2

M6 M1

M

_N4

M3

M7 I

BIAS

M8

M

₄

M10

M5 V

_op

C

L

Vin+

Vin-Vout

1 1 N

N

Vdd

C

ext

M2

M6 M1

M

_N4

M3

M7 I

BIAS

M8

M

₄

M10

M5

圖2.5 (b) 調變開關所造成的突波現象

為了降低殘餘偏移量，幾個解決方案相繼被提出[3,4,5,6]。由於在此計劃中處理之訊號 頻率很低，約0~10Hz 之間，所以我們採用Nested chopper 來做消除。下面針對此機制作 原理說明。

B. Nested Chopper

概念說明如圖2.5(c)所示 [5]。於此機制中，除了由Vchophigh訊號所控制的chopper 外，加入了另一組由Vchoplow所控制之chopper。由Vchoplow所控制之chopper將被操作在 更低的頻率，因此所造成的Spike Noise可忽略。透過另一組較低頻的chopper做調變，使得 由Vchophigh所控制的chopper，其所產生Spike Noise將會被Vchoplow的chopper所調變。經 此調變之後，Spike Noise 會依據Vchoplow chopper 的週期調變而呈現正負相間的分布，根 據分析可得知此突波等效的平均雜訊能量將為零，因此，殘餘的DC偏移將可被大幅降低。

配合此架構的放大器之增益，其精確度可以在一段相當長的溫度變化範圍內維持穩定。然 而，若考慮失真效應 (Aliasing Effect) 的產生，則輸入訊號其頻率不能大於0.5倍的 Fchoplow。

在此計畫中，輸入訊號極為低頻，故可採用此架構來實現。

圖2.5 (c) Nested chopper 概念說明圖

2.2.5 Sallen-Key LPF

位於放大器輸出端的LPF，主要用來消除調變到高頻的雜訊，完成消除DC Offset及低 頻的Flicker Noise的動作。設計考量主要針對低雜訊與低功率消耗來做設計，於此採用 Sellen-Key LPF 架構 [7]。 電路架構如圖2.6。

圖2.6 Sallen-Key LPF

2.2.6 Simulation Results

A. Current feedback IA with DC offset cancellation loop

甲、 Gain frequency response :

如圖2.7(a)，經 chopper 調變後，進入放大器處理的信號頻段其放大倍率約 57 dB。

於此頻段的上下3dB 頻率分別為 200Hz 與 35kHz。

(Hz) (Log) (dB)

(Hz) (Log) (dB)

圖2.7(a) Gain frequency renponse

乙、 Input referred noise voltage density :

如圖2.7(b)，thermal noise voltage density 為 7 n V/sqrt(Hz)；低頻區段(1m~2k)的 input referred noise integration 為 1.3μVrms ；corner frequency 為 2 kHz。

(Hz) (Log) V/sqrt(Hz) (Log)

(Hz) (Log) V/sqrt(Hz) (Log)

圖2.7(b) Input referred noise voltage density A. Sallen-Key LPF

1.) Gain frequency response :

如圖2.7(c)，LPF 的 3dB 頻寬為 0.04 Hz。

(Hz) (Log) (dB)

(Hz) (Log) (dB)

圖2.7(c) Gain frequency renponse

2.) Input referred noise voltage density :

如圖2.7(b)，thermal noise voltage density 為 38 n V/sqrt(Hz)；低頻區段(1m~2k)的 input referred noise integration 為 3.5μVrms 。

V/sqrt(Hz) (Log)

(Hz) (Log) V/sqrt(Hz) (Log)

(Hz) (Log)

圖2.7(d) Input referred noise voltage density

B. Transient response of nested chopping IA

如圖2.7(e)，輸入訊號是 DC 100 uV，nested chopper 的兩組 chopping frequency 分別是 20 Hz 與 2 kHz；放大後的輸出訊號，經 chopper 解調後為 DC 70 mV。

表2.1 Pre-Amplifier Performance Table

10uV ~ 600uV Input signal range

57 dB Current feedback IA open loop gain

100mV Input signal CM (SPEC)

10mV ~ 100mV Output signal range (SPEC)

0 ~ 10 Hz Input signal frequency (SPEC)

10uV ~ 600uV Input signal range (SPEC)

20 Hz Chopping CLK (Low)

50 uW

50n V/sqrt(Hz) Input referred noise density

Offset voltage cancellation

2 kHz Chopping CLK (High)

1 V Power supply

Performance Feature

10uV ~ 600uV Input signal range

57 dB Current feedback IA open loop gain

100mV Input signal CM (SPEC)

10mV ~ 100mV Output signal range (SPEC)

0 ~ 10 Hz Input signal frequency (SPEC)

10uV ~ 600uV Input signal range (SPEC)

20 Hz Chopping CLK (Low)

50 uW

50n V/sqrt(Hz) Input referred noise density

Offset voltage cancellation

2 kHz Chopping CLK (High)

1 V Power supply

Performance Feature

圖2.7(e) Transient response of nested chopping IA

50 mV

±

2.3 Voltage-to-Code Converter 方塊設計

2.3.1 前言

當今電路設計趨勢逐漸邁向高頻，隨著越來越多的電晶體整合在同一塊PC 板上(PCB) 上，不論是在單一chip 之內或是多個 chips 之間，都會面臨到 clock 的同步和對準問題，使 得這方面議題越來越重要，PLL 和 DLL 就是應運而生的兩種關鍵性技術，並且被廣泛使用 在 許 多 的 同 步 應 用 中 ， 例 如 ： 時 脈 產 生 器(Clock Generator) 、 頻 率 合 成 器 (Frequency Synthesizer)、時脈誤差調整(Clock De-skewing)和時脈資料回復(Clock Data Recovery)等。此 次所採用Voltage-to-Code Converter 的架構是以 PLL 的概念為基礎進行設計。

電路設計目標是將前端類比控制訊號轉換成後端可以處理的數位訊號Code，這個大目

標可以分成兩個目標實現，一是如何透過電路運作，使得輸入的類比控制電壓轉換成數位 訊號Code 輸出，二是類比電路系統中，會有很多內外在的非理想效應，經過前級放大器處 理過後的電壓，仍可能含有電橋非理想效應，或是電路受到製程電壓溫度(PVT variation)影 響造成的非理想效應，因此也需要解決此類問題。

針對第一個目標，我們透過延遲元件來達成Voltage-to-Code Converter 的設計方式。針 對第二個目標，可結合PLL 和 DLL 的概念，來進行補償機制的設計。如圖 2.8(a)所示。

2.3.2 電路概念說明

電路運作分成兩個階段，分別是校正階段(如圖 2.8(b))以及量測階段(如圖 2.8(c))，每個 階段都會由外部送入類比控制電壓，透過閉迴路的方式，由內部電路Phase Detector 送出數 位控制Code，當完成比對之後，所得的 Code 和由前級放大器送入的類比控制電壓 (V

in

)是 成一對一的關係(monotonic relationship)。

Calibration V-C Converter

CK ₀

Code V _in

Delay Element

Calibration V-C Converter

CK ₀

Code V _in

Delay Element

Delay Element

圖 2.8(a) Voltage-Code Converter 轉換電路概念圖

CK ₂

(without sensor signal) CK ₀

∆CK → Code1 Measurement stage

CK ₂

(without sensor signal) CK ₀

∆CK → Code1 Measurement stage

CK ₂

(with sensor signal) CK ₀

∆CK’ → Code2 Calibration stage

CK ₂

(with sensor signal) CK ₀

∆CK’ → Code2 Calibration stage

圖 2.8(b) 電路在校正階段運作模式 圖 2.8(c) 電路在量測階段運作模式

運作方式如下：

Voltage-to-Code Converter 的系統架構如圖 2.9 所示。詳細運作方式解釋如下：

Lock

Output = Digital Code A

Output = Digital Code A

用是成為Voltage-to-Code Converter 的 sensor signal，會送給上面路徑的延遲元件作為類比 控制電壓(V

in

)，以便控制上面路徑的波形延遲；對於下面路徑來說，SAR[8]會透過 Phase detector 比較上下路經的相位差距，並送出對應的數位控制 Code，以便讓上下路徑的波形 能夠aligned，當 PD 偵測到 CK1 和 CK2 是相位鎖定之後，此時 SAR 輸出的 Code，就代表

圖 2.10(a) Voltage-to-Code Converter 執行校正模式圖示

系統鎖定相位的動作會執行兩次，第一次鎖定相位如圖 2.10(a) 所示：此時送入的控 制電壓(V

in1

)尚未包含 sensor signal，此電壓(V

in1

)可看成是作為 reference 基準的電壓，所以 系統處在校正階段，電壓(V

in1

)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包

含電橋電阻、前級放大器、上面路徑延遲元件的 offsets，在相位鎖定時，由於上下兩路徑 的相位會相同，所以數位輸出 Code

1

的大小就是上述 offsets 的大小，接著把 Codes 存入 registers。

τ

TDC

V _in2

τ

D/A Code ₂ CK ₁

CK ₂ CK ₀ τ τ

TDC

V _in2

τ τ

D/A Code ₂ CK ₁

CK ₂ CK ₀

eg. Code2 = 1010

∴Output2 = 1010-0010=1000 CK ₀

CK ₁

CK ₂ CK ₂ ’

eg. Code2 = 1010

∴Output2 = 1010-0010=1000 CK ₀

CK ₁

CK ₂ CK ₂ ’

圖 2.10(b) Voltage-to-Code Converter 執行量測模式圖示

第二次的鎖定相位如圖 2.10(b) 所示：此時送入的控制電壓(V

in2

)包含有 sensor signal，

此電壓(V

in2

)可看成是以之前 reference 為基準再加上 sensor 大小的電壓，所以系統處在量測 階段，電壓(V

in2

)控制上面路徑的延遲元件產生對應的延遲量，這個延遲量包含 sensor signal 大小與電橋電阻、前級放大器、上面路徑延遲元件的 offsets，當相位鎖定時候，由於上下 兩路徑的相位會相同，所以數位輸出Code

2

的大小包含有sensor signal 以及上述 offsets；接 著把存在 register 的 Code

1

和此時 SAR 產生的 Code

2

送入減法器相減，所得 Code 差 (=Code

2

-Code

1

)可以看成是已經把 offsets 消掉後的 sensor signal 大小。

2.3.4 延遲元件

延遲元件是此次設計的電壓時序轉換電路中，最重要的部份之一，由石英震盪器輸入 方波後，經過路徑上的延遲元件，延遲元件會依照對應的控制訊號大小，造成輸出波形的 延遲，再藉由Phase detector 偵測輸入方波與輸出波形之間相位差距，藉由 SAR 可以把延 遲大小轉換成數位code，接著再輸出，這樣一來，就可以藉由讀取 code 值，回推對應的控 制訊號大小，而控制訊號大小又能回推sensor signal 大小，基於此一理由，在求取 Code 差 (=Code

2

-Code

1

)，越趨近理想的線性對應關係會越好，以便在實作時，可以採用內插法，讀 出所需要的資訊。

電路則如圖 2.11 所示，在 clock 的 rising 時，switch Q1 會接通，電流開始充電，當電 容上板電壓Vc 超過 comparator 負端作為 reference signal 的 bio sensor signal Vin 時，

comparator output V

G

會轉態，同時clear 上端 D Flip-Flop 以及 set 下端的 D Flip-Flop，讓 Vo 波形發生變化直到下週期 CK0 的 rising edge。由式(3)可知，Vo 以及 CK0 之間 rising edge 的時間差會正比Vin，如此一來將可得到線性的電壓控制延遲電路。

c in const in

in

Q =C V =I Delay V Delay

Delay Line v.s. V is linear (3)

⋅ ⋅ ⇒ ∝

⇒

D Q Q ₁ CLR

CK ₀ Q Q ₁

D Q SET

CK ₀ Q

+

−

V _in V _c I _const

V _G Q ₁

Q ₁

V

_o

C Comp

D Q Q ₁ CLR

CK ₀ Q Q Q Q _{1 1}

D Q SET

CK ₀ Q D Q SET

CK ₀ Q Q

+

− +

−

V _in V _c I _const

V _G Q ₁

Q ₁ Q ₁

V

_o

C Comp

V _G CK ₀

Q ₁

V _o V _c V _in

V _G CK ₀

Q ₁

V _o V _c V _in

圖 2.11 提出的電壓控制時序延遲電路

2.3.5 模擬與量測結果

圖 2.12(a)和 2.12(b)分別是 Layout 和 Chip Photo 圖。

TDC

Delay vs. Calibration Pre-Amp

TDC

Delay vs. Calibration Pre-Amp

TDC

Delay vs. Calibration Pre-Amp

TDC

Delay vs. Calibration Pre-Amp

圖2.12(a) Layout 圖2.12 (b) Chip photo

測試上是使用了三組PCB 電路板，分別稱為大板和小板以及送入 Vin 用的板子，為了 取得穩定之電壓，首先我們將穩定電壓源之電路設計在大板上，如圖 2.13(a)所示，所有類 比與數位電路之供應電壓源的分離皆在此板子上實現，而晶片則放置於小板上，如圖2.13(b) 所示，頻率訊號的輸出與輸入佈線皆實現在此，利用電源供應器(Agilent E3646A Dual output DC Power Supply)提供所需電壓，圖 2.13(c)則是為了送入 Vin 電壓的板子；由於電路需要送 入時脈訊號，必須使用一組輸入參考頻率，因此測試使用了任意波形產生器(ROHDE &

SCHWARZ AM300 Dual arbitary generator 100Ms/s)灌入 500-kHz 的頻率訊號作為參考頻 率。另外，由於電路中需要送入清除訊號，於本晶片之測試方法，乃利用個人電腦之Print Port 做直接輸出控制，並且利用Borland C++程式語言來設計控制程式，輸出控制晶片所需之串 列輸入訊號。圖2.13(d)為介面控制程式介面圖。

Delay (ns) Measurement

1000

Measurement Step = 1mV ,

Total 141 points

700

Pre-sim Post-sim Measurement

圖2.14(a) delay line 模擬與量測的關係圖 圖2.14(b) delay line 模擬與量測的關係表格

圖 2.13(a) 大板 圖 2.13(b) 小板

圖2.13(c) 送入 Vin 的板子 圖2.13 (d) 控制介面程式

(310,60) (310,60)

(170,4)

(170,3) 160 180 200 220 240 260 280 300 310 0

Simulation ss0℃, ff0℃

Simulation: ss80℃, tt0℃, ff80℃

(170,3)

Note: Simulate 3 different points at V

_in

=170, 200, 310 mV and their PVT variati Measurement Step=1mV, total=141 poin

(170,4)

Pre-sim Post-sim Measurement

圖2.15(a) V-C Converter 的 transfer function 圖2.15(b) V-C Converter 的 transfer table

42-23

圖2.15(c) V-C Converter 的 Code error

首先利用電源供應器(Agilent E3646A Dual output DC Power Supply)提供所需電壓到 LDO (LT3020)，由於需要測試從 170 至 310-mV 共 140-mV 範圍的電壓值，所以量測時候 透過調整LDO 輸出電壓值，以 1-mV 為單位作為變化，總共會有 141 個點，接著由示波器 (Tektronix TDS 3052B)紀錄下不同輸入電壓 Vin 時所對應的 delay (輸出波形的正緣和 clock 的正緣之間時間差)以及當時所鎖定的 code。

圖2.14(a)是 delay 的模擬和量測結果，可以從圖九左邊看到三個 corner 和兩個極端溫度，

總共六條delay line，右方則是記錄下各個量測點所產生的 delay 值，由 matlab 所畫出來的 圖形，可以看到此量測結果 match 在 tt-corner。圖 2.14(b)則列出在極端輸入電壓和溫度時 不同corner 時候的 delay line 參數表格。

圖2.15(a)為此 Voltage-to-Code Converter 的輸入電壓與輸出 code 關係，在模擬時候取 Vin 為 170、200、310-mV 等幾個點進行模擬，在這些點的輸出 code 與量測時候的 code 是 相同的，圖 2.15(b)則列出 Voltage-to-Code Converter 在極端輸入電壓、溫度與不同 corner 時候的輸入電壓與輸出code 關係表格。

由圖2.15(c)縱軸是相同電壓下模擬產生的 code 與量測的 code 之間差值，橫軸是控制電壓 Vin，可以得到式(2)的關係。

由此圖可以看到不是每個Vin 在模擬與量測都會產生相同的 code，推測可能原因來自於量

由此圖可以看到不是每個Vin 在模擬與量測都會產生相同的 code，推測可能原因來自於量

在文檔中 病理遙測系統與生醫感測晶片－子計畫二：病理遙測生醫感測類比訊號處理器(2/3) (頁 11-0)