(a)打線連接 (b)覆晶錫焊球 圖1. 有線通訊連接
(a)電容性耦合 (b)電感性耦合 圖2. 無線通訊連接
1.3 論文結構 論文結構 論文結構 論文結構
本論文內容分成六個章節。第一章為緒論，簡介發展現況、研究動機以及論 文結構。第二章為三維積體電路架構、製程與設計原理，說明各式三維積體電路 介面傳輸方法以及應用。第三章介紹使用三維半導體製程模擬的模擬方法以及粹 取寄生電阻電容的精確度。第四章則是介紹我們所提使用共用傳導層傳送晶片間 多重信號機制的設計考量以及設計流程。第五章為使用印刷電路板的模型量測結 果，驗證共用傳導層傳送晶片間多重信號機制的設計並討論晶片佈局，其中亦包 含規格表、比較表，以及量測考量。第六章為結論，討論使用共用傳導層傳送晶 片間多重信號機制的設計結果與未來發展。
第 第 第
第二 二 二 二章 章 章 章
三維積體電路架構 三維積體電路架構 三維積體電路架構
三維積體電路架構與製程技術 與製程技術 與製程技術 與製程技術
2.1 簡介 簡介 簡介 簡介
隨著半導體技術發展至 32 奈米以下，先進製程下微影技術投資過於昂貴，
技術難以突破，讓原以兩年為世代週期的摩爾定律，未來在 32 奈米以下的世代 交替週期時間將會拉長，並抬高成本。且在先進製程下，銅導線線寬縮小所造成 的阻抗增加將使訊號延遲效應更明顯，如何在不縮小線寬與線距情況下還能提升 電晶體密度，三維堆疊式系統晶片將是滿足此項需求的解決方案之一，特別是對 容量及速度需求進展較快的記憶體及微處理器部份。因此發展出各式不同的堆疊 架構，依三維積體電路垂直連線上的分類，我們將三維堆疊式系統晶片區分為垂 直有線傳輸跟無線傳輸兩種架構討論。
2.2 二維到 二維到 二維到三維封裝形式 二維到 三維封裝形式 三維封裝形式 三維封裝形式
半導體的發展一直跟隨著摩爾定律發展，因為半導體製程與光學微影的進步 才可以每 18 月其密度可以增加一倍，但是這些發展目前受到最大的挑戰在於封 裝方面，尤其是因為封裝的連接線(Wire Bonding)使得晶片的密度一直無法上升。
3D IC 主要是對過去元件進行平面 2D 連接的方式。而朝向立體堆疊的型態，
以達到縮減體積、降低能耗、及增進效率的多方面益處，使得應用在可攜式電子 產品時能達到所需要的相關要求，然而 3D IC 的定義有很多種，有些設計者認為 三維晶片由單塊晶片中的多層半導體器件所組成。另一種則是採用一些把多個晶 粒接合在一起的技術當作是三維晶片，或是把多個晶粒接合在一起的技術，就像 是在晶圓級連接的多晶片封裝，認為 3D IC 的定義應該是只有一個矽基層，而工 作晶圓位於最上層，所有的製程處理都在晶圓級完成，這使晶片成為單片電路，
晶圓中可以借助僅為數微米長的互連線路可在任何地方連接晶圓。
相較於過去二維晶片內網路，三維晶片內網路將帶來三項主要的好處如圖 3 示，提高晶片堆疊密度並且縮小尺寸、減少晶片內全域資料交換之連線距離、增 加網路頻寬提升效能。
圖3. 三維晶片內部連線優勢
3D IC 的技術分類上，可分為三大類[5]，分別是 1.Package Stacking 2.Die Stacking 3.3D IC with TSV，以下將概述三大技術之優缺點。
1. Package Stacking:
Package stacking 又可分為 PIP (Package in Package)[6]如圖 4 所示與 POP (Package on Package)[7]如圖 5 所示兩種構裝方式，PIP 構裝因使用兩個獨立構裝 體以表面黏著方式作堆疊，這樣的堆疊方式，好處在於可提高產品良率。POP 則因將構裝體包在裡面，使得構裝後晶片體積較大，且線路較長，這樣的堆疊方 式則較難應用於需微型化的晶片。以此兩種封裝體來看整體的封裝厚度差距甚 小，但在製程方面，PIP (Package in Package)結構卻較為複雜並且較無法考慮封 裝體功能檢測 KGP (known good package)及良率較低等問題，相反的，POP (Package on Package) 因 為 傳 統 的 單 一 封 裝 技 術 已 趨 於 成 熟， 只 需 要 將 兩 個 Package 加以堆疊的製程技術，相較 PIP (Package in Package)而言，良率則是相對 得提高許多。
圖4. PIP 構裝結構
圖5. POP 構裝結構
基板
錫球 封膠 封膠
錫球
基板
2. Die Stacking:
Die stacking[8]是將晶片以立體打線電性連接方式做訊號連結的構裝技術。
此技術優點是技術成熟、成本低，整合使用異質性技術及不同電壓操作環境的各 種功能不同的晶粒。例如：一個堆疊晶粒的封裝中會包含分開但互相用導線連結 的晶粒組成，可能包含一顆到數顆記憶體晶粒的堆疊、一顆類比晶粒堆疊在另一 顆 SoC 或是數位晶粒上，另有一顆獨立的 RF 晶粒位於一個多層相連結基板之 上，而這些組成晶粒都有不同的控制及 I/O (Input/Output) 路徑。
但因晶片構裝是用打線方式使其範圍侷限於用在晶片周圍連結，雖其電訊傳 輸路徑較 package stacking 來的短，但在高頻上的應用則會產生限制，如圖 6 所 示為堆疊微型接點晶片尺寸封裝(SCSP)技術[9]。
圖6. 堆疊微型接點晶片尺寸封裝(SCSP)技術
3. 3D IC with TSV:
矽穿孔技術 (Through Silicon Via, TSV)[10-14]是在晶圓上以蝕刻或雷射的 方式鑽孔(Via)，再將導電材料如銅、多晶矽、鎢等填入 Via 形成導電的通道(即 內部接合線路)，最後則將晶圓或晶粒薄化再加以堆疊、結合(Bonding)，作為晶 片間傳輸電訊號用之堆疊技術如圖 7 所示。
但在 TSV 的製程上，而因為各管道須與其他 IC 的管道連結，所以必須先挖 矽基板再彼此連結。為了方便挖掘，基板的厚度要越薄越好。基板越薄，除了考 量挖穿基板所需的時間越少，挖洞的大小也是主要考量之一。基板厚度越厚，洞 的尺寸就須越大，反之亦然。雖然「基板的厚度越薄越好」，但仍有諸多挑戰須 要克服。如為了基板的薄化，首先要克服的便在於如何處理這超薄的晶圓。從物 理特性來說，當晶圓磨薄到 50 微米之後，晶圓基本上就像紙張一樣是可撓性的。
這樣的可撓特性，也造成了後續製程的問題。
圖7. 3D IC with TSV 概念架構圖
TSV
2.3 為何要使用三維 為何要使用三維 為何要使用三維積體電路 為何要使用三維 積體電路 積體電路 積體電路技術 技術 技術 技術
過去 SOC(System On a Chip)的優缺點[15]。在優點上，SOC 過去都認為它可 以降低成本、執行效能增加、降低耗電量、體積縮小與增加可靠度。因為要達到 一個 IC 具有所有系統的功能，就必須在佈局、時脈與訊號整合度上付出時間與 金錢的龐大代價。目前也有很多人討論新一代的製程，希望用更小的電晶體尺寸 與連線來解決更多功能需求的問題。因為到時候製程技術會到達 18 奈米~20 奈 米，光罩與製程將會非常昂貴，這也是摩爾定律正式終止的時候了。
2.3.1 傳統 SOC 的設計問題
1. 投資成本負擔太高:
在越先進的製程，所需的研發、製程技術、可製造性設計與光罩成本太高，
且不斷的將製程微縮，對電路效能也不一定會有線性的提升。
2. 材料發展不易:
在 90 奈米製程前需要不到 15 種元素，但到 90 奈米製程需要將近 20 種元素，
到了 45 奈米製程進一步會用到 60 種元素，所以材料的複雜性越高。
3. 微影技術太過困難:
因為使用光波長之限制，使得現有的光微影技術面臨極限，在不變更曝光波 長下，必須發展更多解像度增進技術，來縮小元件的關鍵尺寸。
4. 3D 電晶體架構尚未成熟:
若是持續用傳統的 CMOS 製程往下微縮，就會碰到漏電流的問題，採用多閘 極的 FinFET 架構中可以控制並降低漏電流，但也面臨製程技術困難度。
5. 製程變異性難以掌握:
新的製程可以提供低電壓與低臨界電壓，但對製程變異和工作點變化更敏感。
6. 功耗/散熱問題影響深遠:
SOC 隨著製程進步，產生漏電流造成在功率與散熱之間的設計取捨。
2.3.2 使用 3D IC 設計好處
1. 高連線密度=>提高頻寬
在過去 SOC 的背景，電晶體即使有依照摩爾定律發展，但因為低連線密度，
記憶體頻寬並沒有順著摩爾定律比例發展，3D IC 提供垂直的高連線密度。
2. 提高連線密度=>減小外觀尺寸
過去的 SOC 都會浪費大量的繞線面積在整體晶片上，反而重要的電晶體卻佔 了少數面積，使用 3D IC 提供了另一維的連線自由度，所以外觀可以縮小。
3. 減小外觀尺寸=>減少雜散電容與電感
在同一電路設計，若用 3D IC 可以比 2D SOC 具有較小的繞線長度與複雜度，
相對於 SiP 系統而言，3D IC 內部垂直連接不須打線，因此可以比 SOC 或 SiP 具有較小雜散電容與電感。
4. 減少雜散電容與電感=>提高效能
因為功能需求變大，要整合多顆 IC 在同一基底上，因為各個 IC 其輸出入(I/O) 在外圍，打線長度會限制各個 SOC 的效能，3D IC 的雜散電容與電感減少，
故 RC 效應也減小，速度可以提升。
5. 減少雜散電容與電感=>降低功耗
功率的消耗與電容成正比、電壓平方成正比、與電路的切換速度也成正比，
因為 3D IC 比 2D SOC 較少的雜散電容，因此可以降低整體功率。
6. 提供異質整合:
過去在 SOC 想把邏輯製程與 DRAM、RF 製程和 MEMS 整合，就必須做出 效能的折衷，但在 3D IC 上可以不需犧牲效能做出異質整合的好處。
7. 減少 ESD 需求:
ESD 的 HBM 與 MM 都來自外界，因此 ESD 都做在 I/O PAD 的旁邊與 I/O 電 路結合，但對 3D IC 來說，上下的 IC 都視為內部元件，故只需考慮 CDM。
2.3.3 SOC vs. SiP vs. 3D IC
3D IC 作法可以是在一個封裝上堆疊所有的裸晶，所有的裸晶彼此用 Wire Bonding、Flip Chip 或更進步的 TSV 相接。其中 Wire Bonding 技術最為成熟，特 性最好掌握，但是其缺點就是所以的 Bonding Pad 必須在周邊，才可以進行接合，
I/O 的密度就會被限制在 Pad 的 Pitch 與導線之間的 Pitch。
若是用傳統的 SiP 設計 3D IC，不管是 Pad pitch 或者是導線 Pitch 都是因為 打線機的精密度決定。在繞線的觀點上看，每一個裸晶所有的線必須連到 I/O 才 可以與外界連接，所以導線的長度無法降低，RC delay 自然被這些因素所限制。
從空間的觀點上看，每一個裸晶之垂直間隙必須要有一些間隔物，水平方面 也要有空間空出來以讓 Wire Bonding 可以存在，這些都會影響外觀尺寸。因為
從空間的觀點上看，每一個裸晶之垂直間隙必須要有一些間隔物，水平方面 也要有空間空出來以讓 Wire Bonding 可以存在，這些都會影響外觀尺寸。因為