電阻與電容粹取

我們先建構出三個金屬層墊 C1、C2 與 C3 在兩個基底上如圖 3-10 所示，並 定義出每一層的特性跟電阻系數，其中 C1、C2 和 C3 的大小一樣，參數設定為 寬度為 5um、長度為 5um、厚度為 1.4um 以及之間的間距為 6um，設定好這些 參數加上每一層的電阻係數就可以依以上的步驟，Raphael 粹取出圖 23 所示的電 阻值。

圖23. 三個金屬層墊在兩個基底

由圖 23 粹取出電阻如圖 24 所示，可以得知 C1 與 C3 之間的電阻非常大，

可以視為開路，C1、C2 與 C3 電阻之間的電阻都遠大於對地的電阻。

圖24. 等效電阻模型

我們建構出一個三維的元件如圖 25 所示，為一用於非揮發性記憶體單元的 浮動閘電晶體，設定好介電係數、厚度與長寬的參數與不同材質的特性，Raphael 可以粹取出圖 26 所示的電容值。

圖25. 浮動閘電晶體

圖26. 等效電容模型

從以上的步驟可以萃取出精確的三維電阻與電容值，尤其在三維積體電路的 設計中需要更可靠的模型來做電路的模擬的驗證，因此在我們所提出的新三維積 體電路架構使用共用傳導層傳送訊號機制中，利用 TCAD 所粹取的 RC 模型讓我 們可以分析訊號在使用導電膠當作介面傳送之間所受到的干擾與漏電流大小，從 一開始所設計的參數如寬度(W)、間距(S)、厚度(T)以及電阻係數(RHO)和介電係 數(Diel)，所對應產生出的三維電阻與電容值，將會影響訊號完整度(SI)的好壞。

第 第 第

第四 四 四 四章 章 章 章

共用傳導層 共用傳導層 共用傳導層

共用傳導層傳送晶片多重信號設 傳送晶片多重信號設 傳送晶片多重信號設計 傳送晶片多重信號設 計 計 計

4.1 簡介 簡介 簡介 簡介

此章節說明如何使用共用傳導層傳送晶片多重信號設計，在上一章節介紹如 何用 TCAD 軟體來粹取三維電阻與電容，在此章節會推導出三維電阻與電容公 式，提出最佳化的設計流程，設計參數如寬度(W)、間距(S)、厚度(t)以及電阻係 數(RHO)和介電係數(Diel)，藉著設計漏電流大小與訊號之間的差異性比值，可 以得到寬度(W)與厚度(t)兩者的適當比值，並藉由 TCAD Raphael 所產生的轉角 倍率修正參數 K₁與 K₂，當作查表使用，最後加入 tx 與 rx 分析訊號在不同的排 列方式與訊號在上下不同的傳遞方向，造成訊號完整度的好壞。

4.2 共用傳導層 共用傳導層 共用傳導層之電阻與電容 共用傳導層 之電阻與電容 之電阻與電容 之電阻與電容模 模 模 模型 型 型 型

多組訊號在同時傳送接收時，使用共用的傳導層同時傳送接收訊號，如圖 29.(a)所示。圖 29.(a)中 W 表示裸晶最上層的金屬層墊的邊長，S 表示同層的兩 相鄰金屬層墊的距離，t 表示傳導層的厚度。上層裸晶分別要將訊號經由傳導層 傳送至下層裸晶會接收到各個方向的訊號，有正面向的訊號，亦有斜對向的訊 號；換句話說，我們可預期在接收到的訊號之中，將同時存在多源信號的成份。

此外，同層的金屬層墊會因為傳導層的關係產生漏電流。總結以上的幾個現象，

我們將根據實際上晶片的規格，我們就可以估計出所能容忍的漏電流大小以及電 路在操作時所需要達到的速度，進而設計相對應的 W、S、t 以及傳導層的電阻 係數(RHO)、介電係數(Diel)，以寄生電阻電容來構成訊號及傳導層間的交互網 路，進而在接收端順利接收傳送端的信號。

(a)共用的傳導層(W,S,t,RHO,Diel)參數 (b)共用的傳導層 RC 模型 圖29. 共用的傳導層參數與等效電阻與電容模型

所謂使用共用傳導層直接傳輸就是在 3D IC 的架構中，將傳輸信號直接傳入 共同傳導層。如圖 29.(a)所示，黏合時上層裸晶的 VU1、VU2對準下層裸晶的 VD1、 V_D2。由 V_U1、V_U2 所在的上層裸晶分別要將訊號經由傳導層傳送至下層裸晶的 VD1、VD2。VD1會接收到正面向的 VU1訊號，亦會收到斜對向的 VU2訊號；換句 話說，V_D1所接收到的訊號之中，將同時存在 V_U1、V_U2的成份，而對 V_D1來說 VU2就是不要的雜訊。此外，VU1、VU2之間與 VD1、VD2之間在電位不同時，會 因為傳導層的關係產生漏電流。總結以上的幾個現象，可以將 4-3(a)的訊號的傳 遞利用對應的 W、S、t 以及傳導層的電阻係數(RHO)、介電係數(Diel)，以寄生 電阻電容來構成訊號及傳導層間的交互網路，畫成圖 29.(b)互相關係圖。

V_U1、V_U2、V_D1、V_D2之間的關係，基本上跟 W、S、t 以及傳導層的電阻係 數(RHO)、介電係數(Diel)這些參數所構成電阻電容網路有關，如式 4.1 與式 4.2。

D1 U1 U 2

V =α(W,S, t, RHO, Diel) V + (W,S, t, RHO, Diel) V⋅ β ⋅ (4.1)

D 2 U 2 U1

V =α(W,S, t, RHO, Diel) V + (W,S, t, RHO, Diel) V⋅ β ⋅ (4.2) 其中α、β為比值，隨著參數的設計會有所不同。

圖30. 共用傳導層傳送晶片間多重信號機制等效電路示意圖(鄰邊模型)

VU1 VU2

VD1 VD2 RX

CX

RX

CX

RY RP RP RY

CY CP CP CY

Z12

4.2.1 垂直訊號傳輸路徑分析

4.2.2 鄰邊雜訊干擾路徑分析

w

1

4.2.3 鄰邊漏電流路徑分析

h

4.2.4 對邊雜訊干擾路徑分析

圖41. 共用傳導層傳送晶片間多重信號機制等效電路示意圖(對邊模型)

V_U1

V_D3

t

w

2S

2S

R₂ R₃ R₄ R₁

t

R₅ 2W 2 2W 2

w w

V_D1

圖42. 對邊雜訊干擾示意圖

在此我們考慮 V_D1所接收到的訊號之中為對邊的影響，將同時存在 V_U1、V_U3

圖44. 轉角倍率修正參數 K₂

4.2.5 對邊漏電流路徑分析

V

_U1

V

_U3

t

w

2S

2S

R

₂

R

₃

R

₄

R

₁

t

R

₅ 2W 2 2W 2

w w

圖45. 對邊漏電流示意圖 S=4um

當 V_U1、V_U3之間與 V_D1、V_D3之間在電位不同時，會因為傳導層的關係產生 漏電流，如圖 45 所示，我們用 RW來表示如式 4.19，而 RW由 R1、R2、R3、R4、 R₅的總合後並聯，所組成如式 4.20、式 4.21 與式 4.22，其中 K₁為鄰邊轉角倍率 修正參數而 K2為鄰邊轉角倍率修正參數，從 RW可以得知對邊漏電流路徑的電 阻與寬度(W)大小、厚度(t)大小、間距(S)遠近和電阻係數的影響。在此我們發現 對邊干擾路徑電阻 RT與漏電流路徑電阻 Rw之間比值跟厚度(t)大小、間距(S)遠 近與鄰邊干擾路徑電阻 R_p與漏電流路徑電阻 R_x之間比值跟厚度(t)大小、間距(S) 遠近呈現一樣的關係，即當間距(S)大於 2 倍厚度(t)時，干擾路徑的電阻與漏電 流路徑電阻為一樣大小，如圖 46 所示。

R_W = [^k1 + ^S +^k2]

W t W t

ρ ⋅ (4.19)

3

2 S 2 S

R = =

( 2 W/ 2) t t W

ρ ^⋅ ρ ^⋅

⋅ ⋅ (4.20)

2

2 4

R = R = k

ρ t (4.21)

1

1 5

R = R = k

ρW (4.22)

圖46. 對邊雜訊干擾路徑電阻與漏電流路徑電阻的比值

R_W、R_T

4.3 設計流程 設計流程 設計流程 設計流程

4.3.1 訊號與雜訊之電阻差異性分析

W=40um

圖50. 共用傳導層差異性 W 固定分析示意圖

圖51. 共用傳導層差異性 S=2t 分析示意圖

使用共用傳導層傳送晶片間多重信號機制中，如圖 50 所示，我們固定寬度 (W)改變厚度(t)去找出電阻的差異性與不同的間距(S)之間的變化，而圖 51 所示，

固定 S=2t 時，可以比較出當寬度(W)越大時，電阻的差異性越大，進一步可以得 到一結果，即寬度(W)越大、厚度(t)越小、間距(S)越遠，受雜訊影響的干擾也就 越小。以下圖 52、圖 53、圖 54 所示，個別為改變寬度(W)、厚度(t)、間距(S) 之間對電阻差異性的影響結果，驗證我們所推導的公式。

圖52. 寬度(W)改變對差異性的影響

圖53. 間距(S)改變對差異性的影響

圖54. 厚度(t)改變對差異性的影響

4.3.2 金屬層墊排列模型最佳化設計

R

Y

R

X

R

W

圖55. 共用傳導層 9 塊金屬層墊排列示意圖

R

Y

R

W

圖56. 共用傳導層 5 塊金屬層墊排列示意圖

我們舉例兩種排列方法來說明上述的設計流程，如圖 55 所示，假設漏電流 在 5uA 內，就可以先得知漏電流路徑的電阻大小，而要求雜訊對訊號干擾路徑 的電阻小於 0.5%，因為鄰邊雜訊干擾路徑影響比對邊雜訊干擾路徑嚴重，並決 定電阻的差異性可以推出所要的寬度(W)、厚度(t)、間距(S)與電阻係數。而在如 圖 56 所示，假設同樣漏電流在 5uA 內，就可以先得知漏電流路徑的電阻大小，

因為只有對邊雜訊干擾路徑，所以一樣決定電阻的差異性後可以推出所要的寬度 (W)、厚度(t)、間距(S)與電阻係數。兩種不同的排列方式就有不同的電阻係數，

也就是在要求高密度 I/O 傳輸下，電阻係數較大，電路操作速度較慢。

表7. 共用傳導層不同排列比較參數

我們舉例兩種排列方法來做比較，如表 7 所示，假設在相同的寬度(W)大小、

厚度(t)大小、間距(S)遠近條件下，不同的排列方式造成電阻係數不同，原因是 9 塊金屬層墊排列中，鄰邊雜訊干擾路徑與漏電流影響比對邊雜訊干擾路徑與漏電 流大，故 9 塊金屬層墊的電阻係數比 5 塊金屬層墊的電阻係數大 24 倍，電阻係 數提升則延遲變長，總結來說，設計上要在操作速度與 I/O 連線密度中作取捨。

4.3.3 訊號完整度分析

在高速的數位系統設計中，訊號完整度是一個重要的議題。非同步連接會產 生很多訊號完整度的問題。包括訊號的反射(reflection)，電磁干擾(EMI)，接地彈 跳(ground bounce)和串音干擾(crosstalk)。這些問題都會提高位元錯誤率(bit error rate，BER)，位元錯誤率是指接收端收到訊號的錯誤位元佔總傳輸位元的比率。

接下來我們會介紹一種來判斷訊號完整性的專業術語抖動(jitter)。抖動被定 義成一連串的數位訊號在轉態時相對其理想時間的偏移量。如圖 57 所示。其中 T 就是時間抖動。抖動的大小和訊號雜訊的大小都會影響資料的傳輸速率，當資 料傳輸速率提高時抖動會提高位元錯誤率。為了比較論文中所提出的共用傳導層

設計參數 9 塊金屬層墊排列 5 塊金屬層墊排列

差異性比值(W/t) 20 20

寬度(W) 40um 40um

厚度(t) 2um 2um

間距(S) 4um 4um

電阻係數(RHO) 1.2(ohm‧m) 0.05(ohm‧m)

傳送晶片間多重信號機制的設計參數與模型，在此我們規定各種情況下的輸出訊 號上升與下降時間不得超過 0.15UI，如圖 58 所示，所以從眼圖的抖動與開口如 圖 59 所示，了解我們使用共用傳導層傳送晶片間多重信號機制的設計。

△△

△△T

理想的轉態時間

圖57. 數位序列的抖動

^{0.15UI 0.15UI}

0.8V_DD

0.2V_DD

輸出訊號

圖58. 共用傳導層訊號完整度之抖動容忍規格示意圖

眼圖開口

圖59. 眼圖之抖動與開口示意圖

X Y Z

4.4 金屬層墊排列與傳送訊號方向分析 金屬層墊排列與傳送訊號方向分析 金屬層墊排列與傳送訊號方向分析 金屬層墊排列與傳送訊號方向分析

W

S

t h

R

_W

、R

_T

R

_x

、R

_p

R

_Y

圖60. 共用傳導層參數與模型示意圖(9_CELL)

如圖 60 所示，我們使用 TCAD Raphael 驗證參數寬度(W)、厚度(t)、間距(S) 改變時對電阻與電容的影響。表 8 為模擬設定的三組參數。

表8. 共用傳導層設計參數比較

設計參數 (1)寬度(W) (2)間距(S) (3)厚度(t)

寬度(W) 30~50um 40um 40um 間距(S) 4um 2~10um 4um

導電膠

厚度(t) 2um 2um 2~6um 金屬層墊

高度(h) 1um 1um 1um

電阻係數

(RHO) 1(ohm‧m) 1(ohm‧m) 1(ohm‧m)

介電係數

(Diel) 4 4 4

圖61. 參數寬度(W)改變對共用傳導層模型影響

如圖 61 所示，當寬度(W)越大時，訊號傳輸路徑電阻變小，鄰邊雜訊干擾 路徑與漏電流路徑電阻也相對變小，對邊雜訊干擾路徑與漏電流路徑影響不大。

圖62. 參數間距(S)改變對共用傳導層模型影響

如圖 62 所示，當間距(S)越遠時，訊號傳輸路徑電阻不變，鄰邊雜訊干擾路 徑與漏電流路徑電阻變大，對邊雜訊干擾路徑與漏電流路徑影響不大。

圖63. 參數厚度(t)改變對共用傳導層模型影響

如圖 63 所示，當厚度(t)越大時，訊號傳輸路徑電阻變大，鄰邊雜訊干擾路 徑與漏電流路徑電阻變小，對邊雜訊干擾路徑與漏電流路徑電阻也變小。因此從 參數改變量來看，厚度(t)的改變對共用傳導層影響最大。

4.4.1 共用傳導層加入傳送與接收器設計

圖64. 共用傳導層加入傳送與接收器示意圖

在高速的數位系統，一般使用中繼器去當作傳送與接收器，在此論文所提出 的使用共用傳導層傳送晶片間多重信號機制中，為了觀察共用傳導層的模型對信 號完整度的好壞，因此我們使用相同的中繼器與相同的操作速率下，利用輸出訊

在高速的數位系統，一般使用中繼器去當作傳送與接收器，在此論文所提出 的使用共用傳導層傳送晶片間多重信號機制中，為了觀察共用傳導層的模型對信 號完整度的好壞，因此我們使用相同的中繼器與相同的操作速率下，利用輸出訊

在文檔中 使用共用傳導層傳送晶片間多重信號機制 (頁 37-0)