第四章 超薄氮化鈦金屬閘極
4.3.2 鉑/超薄氮化鈦/氧化矽金屬氧化物半導體
由 4.3.1 小節的實驗結果得知，直接成長超薄氮化鈦在氧化矽上作金屬閘極，
很難量測 MOS 電容元件的 CV 特性算出超薄氮化鈦金屬閘極的功函數。因此，
本小節的實驗改良 MOS 元件的結構，在超薄氧化鈦上多濺鍍一層白金，並且以
shadow mask 取代黃光製成完成鉑/超薄氮化鈦/氧化矽 MOS 電容元件。
圖 4.3 是白金/6nm 氮化鈦/氧化矽 MOS 電容元件的 VFB對 CET 作圖，由 y
軸截距-0.3678，可以計算出白金/6nm 氮化鈦結構的金屬閘極功函數表現為
4.48eV，與第三章實驗的 6nm 氮化鈦金屬閘極功函數為 4.47eV，沒有很明顯的
差異。圖 4.4 為白金/6nm 氮化鈦/氧化矽 MOS 電容元件高頻 CV 圖。
圖 4.3 Pt/6nmTiN MOS VFB與 CET 圖形
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圖 4.4 Pt/6nmTiN MOS CV
由白金/6nm 氮化鈦的實現發現，白金對氮化鈦在氧化矽的功函數影響不大，主
要影響功函數的還是在金屬閘極和氧化層介面性質。在加上純白金在塊材上的功
函數為 5.65eV，而實驗上，如圖 4.5，白金在氧化矽的功函數為 6.85eV，由此實
驗可以證明，超薄氮化鈦金屬閘極界面影響功函數較大。圖 4.6 白金/氧化矽 MOS
電容元件高頻 CV 圖。
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圖 4.5 Pt/SiO2 MOS VFB與 CET 的圖形
圖 4.6 Pt/SiO2 MOS CV
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經過以上兩個實驗後，了解白金主要提供導電的目的並不會對氮化鈦在氧化矽上
有太大的影響，主要改變功函數的是電極與介電層的介面，所以可以繼續探討在
超薄氮化鈦薄膜做為金屬閘極時，對功函數會有甚麼變化。
接著圖 4.7 是利用 ALD 成長 3nm 氮化鈦再濺鍍白金於氮化鈦上的氧化矽
MOS 電容元件的 VFB與 CET 關係，由 VFB軸截距-0.7106，可以計算出 3nm 氮化
鈦的公函數直為 4.13eV。由這個實驗可以發現，雖然氮化鈦的厚度在 6nm 以上
時，厚度與功函數的關係並不明顯，但是當氮化鈦的厚度在更薄時，金屬閘極與
介電層介面的改變，使的介面的 extrinsic states 更多，讓 fermi level pinning 效應
更明顯，氮化鈦的公函數也跟著改變。圖 4.8 為白金/3nm 氮化鈦/氧化矽 MOS 電
容元件高頻 CV 圖。
圖 4.7 Pt/3nmTiN/SiO2 MOS VFB與 CET 的圖形
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圖 4.8 Pt/3nmTiN/SiO2 MOS CV
而圖 4.9 是白金與 1nm 氮化鈦的金屬閘極在氧化矽 MOS 電容元件 VFB與 CET 表
現，由 VFB軸截距-2.6508，可以推算出 1nm 氮化鈦在氧化矽上的功函數為 2.19eV，
圖 4.10 為為白金/3nm 氮化鈦/氧化矽 MOS 電容元件高頻 CV 圖。
可以發現和 3nm 及 6nm 或更厚的氮化鈦金屬閘極都有很大的差異。會有比較大
的差異的原因，有可能是在 ALD 的製程中，剛開始幾個循環時薄麼需要有一定
的成核時間，所以在極薄膜的成長，只有幾個循環的製程成核的時間及機會比較
少，介面的 extrinsic states 會更多，讓氮化鈦的功函數更低[41]。
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圖 4.9 Pt/3nmTiN/SiO2 MOS VFB與 CET 的圖形
圖 4.10 Pt/1nmTiN/SiO2 MOS CV
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4.4 結論
在超薄氮化鈦金屬閘極的實驗，一開始想利用和第三章一樣簡單的黃光製程
製作 MOS 電容元件，研究氮化鈦金屬閘極的功函數，不過經過實驗發現在 3nm
的金屬閘極無法直接量到正常的 CV 圖形，所以延伸出在超薄氮化鈦上濺鍍一層
白金增加導電性，且經過實驗了解白金並不會對氮化鈦功函數有太大的影響，主
要功函數是受氮化鈦和介電層的介面有關。
在實驗的結果可以發現，雖然在 6nm 以上的氮化鈦金屬閘極的功函數與厚
度並無關，但是在 3nm 的氮化鈦金屬閘極開始有變化，且 1nm 的氮化鈦金屬閘
極有更大的變化，在實驗中也發現功函數值隨著厚度變薄有越來越小的趨勢，圖
4.11 是 30nm 到 1nm 氮化鈦金屬閘極的功函數變化。經文獻報導可以推測，主要
的功函數的變化和金屬閘極及借電層介面的影響比較大，當介面有比較多
extrinsic states 導致 fermi level pinning 效應更明顯，氮化鈦的功函數會往低的數
值移動。
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圖 4.11 不同厚度 TiN 與 work function 表現
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fermi level pinning 現象影響，使氮化鈦功函數接近 4.2eV。透過氬氣電漿處理的
金屬閘極，如果能量太強持續時間太長會對下層的氧化層有所破壞，且氮化鈦功