國立臺灣大學工學院材料科學與工程學系暨研究所 碩士論文
Department of Materials Science and Engineering College of Engineering
National Taiwan University Master Thesis
利用原子層沉積技術成長氮化鈦金屬閘極之金屬氧化 物半導體電容元件之研究
Atomic layer deposition of titanium nitride as the metal gate in metal-oxide-semiconductor capacitors
黃紀倫
Chi-Lun Huang 指導教授：陳敏璋 博士 Advisor: Miin-Jang Chen, Ph.D.
中華民國 104 年 7 月
July, 2015
I
致謝
很開心可以順利的完成我的碩士研究並且撰寫出屬於我的碩士論文，首先要
感謝的是我的指導教授，陳敏璋教授，教授多年的指導提供我很多研究的方向，
給我很多研究資源，也很信任我的能力，可以讓我盡情發揮我有興趣的研究，除
了研究方面的指導，教授也在做人處事方面給了我很多教誨，讓我在碩士生涯受
益良多。還要特別感謝薛景中教授，提供我 XPS 的資源，使我的論文更豐富。
實驗室的大家是我研究生生活最大的動力之一，小王學長，雖然我都欺負你，
但是在有問題需要討論時一定會幫我，施奐宇和小蔡學長，也給我很多研究方面
的意見，蔡姐、謝忠諺、莊詠荃和我同屆的好戰友們，我們的研究雖然都很不一
樣，但是我們都一起努力，彼此討論互相給意見，最後一起順利畢業，真的很開
心。還有學弟們，鄭柏賢、林益平、林玉書，在適時的時候都有給我幫助，也讓
實驗時多了許多歡樂。
還有，我材料系大學部的朋友們，上了研究所後，大家的實驗室都不同也比
較少見面，但是一見面還是一樣吵鬧歡樂，大家各自抱怨自己的研究生活後，心
情都好了，又能繼續前進。最感謝的是朱國瑞，你幫我打了好多次 XPS，真是麻
煩你。
最後，最最最感謝的是我的父母，你們全力支持我，讓我可以無後顧之憂的
完成碩士學位，讓我可以不斷前進，真的非常感謝你們，我愛你們。
II
中文摘要
隨著半導體工業的發展，電晶體尺寸逐漸縮小，傳統的多晶矽閘極漸漸被金
屬閘極給取代；由於氮化鈦(Titanium Nitride, TiN)具有高硬度、熱穩定性佳、低
電阻率等優點，因此氮化鈦成為很好的金屬閘極材料。因為電晶體的尺寸縮小，
對尺寸的精密度的要求愈高，由於原子層沉積技術(Atomic Layer Deposition ,
ALD)具又大面積均勻性、精密的控制厚度、高包覆度及低缺陷密度等優勢，因
此成為十分有發展潛力的技術。本論文利用 ALD 技術製備氮化鈦(Titanium
Nitride, TiN)薄膜，使用四（二甲胺基）鈦（tetrakis(dimethylamido)titanium, TDMAT）
與氨氣電漿(NH3 plasma)作為 precursor，其成長速率約為 0.134nm/cycle，電阻率
可以到達 5.77×10-5Ω-cm，為目前文獻中最低的電阻率。此外，本研究也透過金
氧半電容元件量測氮化鈦的功函數，在不同的厚度及氣體電漿處理下，氮化鈦的
功函數可以調整在 4.1 eV~4.7 eV 的範圍內，預期在電晶體上有很重要的應用。
關鍵字: 原子層沉積技術、氮化鈦、電阻率、功函數、電漿處理、金屬閘極
III
ABSTRACT
As the semiconductor devices continues shrinking, not only the conventional
SiO2 gate dielectric was replaced with a high-K material, but also the commonly used
poly-Si gate electrode has to be substituted by a low-resistive metallic material. Since
titanium nitride (TiN) is a hard, thermally stabile, and low-resistivity metallic material,
it is a good candidate for the new gate electrode. In addition, because the devices is
scaled down to ~10 nm range, atomic layer deposition (ALD) technique is strongly
needed to prepare the ultrathin films because of its high uniformity in a large area,
excellent conformality, low defect density, and accurate control of film thickness. In
this thesis, the ALD technique was used to prepare the TiN metal gate, with a growth
rate of 0.134nm per ALD cycle using TDMAT(tetrakis(dimethylamido)titanium) and
remote NH3 plasma as the precursors. A low resistivity 5.77×10-5Ω-cm of the TiN thin
flims was acheived. The work function of the TiN metal gate was also characterized
using the metal-oxide-semiconductor structure in this study. Depending on the film
thickness and the plasma treatment, the work function of the TiN metal gate varies
between 4.1 eV and 4.7 eV, which is beneficial to the adjustment of threshold voltage
of transistors.
Key word: ALD, TiN, resistivity, work function, plasma treatment, metal gate
IV
目錄
致謝... I
中文摘要... II
ABSTRACT ... III
目錄... IV
圖目錄... VII
表目錄... X
第一章 簡介... 1
1.1 研究動機... 1
1.2 原子層沉積技術... 1
1.3 Hollow Cathodes 電漿產生原理 ... 5
1.4 氮化鈦基本性質... 8
1.4.1 氮化鈦... 8
1.4.2 氮化鈦 ALD 製成 ... 10
第二章 原子層沉積氮化鈦受氣體處理之表現... 17
2.1 簡介... 17
2.2 實驗步驟... 17
2.2.1 清洗試片... 17
V
2.2.2 氮化鈦薄膜製成... 18
2.2.3 氮化鈦薄膜性質及電性測量... 19
2.3 實驗結果與討論... 20
2.4 結論... 28
第三章 氮化鈦金屬閘極功函數... 29
3.1 簡介... 29
3.2 實驗步驟... 30
3.2.1 成長薄膜... 30
3.2.2 金屬氧化物半導體製成... 31
3.2.3 公函數測量... 32
3.3 實驗結果與討論... 33
3.3.1 厚度對氮化鈦金屬閘及影響... 33
3.3.2 不同氣體處理對氮化鈦金屬閘極影響... 40
3.3.3 氬氣電漿轟擊對氮化鈦金屬閘極影響... 43
3.4 結論... 47
第四章 超薄氮化鈦金屬閘極... 49
4.1 簡介... 49
4.2 實驗步驟... 50
4.2.1 超薄氮化鈦薄膜製程... 50
VI
4.2.2 超薄氮化鈦金屬閘極 MOS 電容元件 ... 50
4.2.3 超薄氮化鈦金屬閘極公函數測量... 51
4.3 實驗結果與討論... 52
4.3.1 超薄氮化鈦/氧化矽金屬氧化物半導體 ... 52
4.3.2 鉑/超薄氮化鈦/氧化矽金屬氧化物半導體 ... 53
4.4 結論... 59
第五章 總結... 61
參考文獻... 63
VII
圖目錄
圖 1.1 單一原子層沈積技術循環（ALD cycle）[3] ... 2
圖 1.2 ALD 製成窗口[5] ... 4
圖 1.3 簡易 Hollow cathodes 機制示意圖[12] ... 7
圖 1.4 氮化鈦 晶體結構... 9
圖 1.5 氮化鈦 ALD 循環圖 L:(CH3)2N[26]... 11
圖 1.6 TiN 製備用 TDMAT 與 H2 plasma[27]... 11
圖 1.7 文獻氮化鈦成長速率 上[28]下[1] ... 12
圖 1.8 ALD TiN 退火處理 XRD 圖[29] ... 13
圖 1.9 不同厚度及不同電漿瓦數氮化鈦電阻率變化[1] ... 14
圖 1.10 使用氮和氫混和氣體氮化鈦電阻率與成長速率變化[31] ... 15
圖 1.11 氮氣流量和氮化鈦功函數關係[2] ... 16
圖 1.12 退火處理對氮化鈦功函數變化[32] ... 16
圖 2.1 ALD 循環圖... 18
圖 2.2 Ar bombardment 製成循環圖 ... 19
圖 2.3 300w 不同溫度氮化鈦 GPC ... 20
圖 2.4 ALD 循環數對厚度作圖 250˚C... 21
圖 2.5 不同氣體電漿處理氮化鈦薄膜 AFM ... 22
VIII
圖 2.6 TiN XPS 在不同氣體處理的 XPS 全能量頻譜 ... 24
圖 2.7 XPS N1s 能譜 ... 25
圖 2.8 XPS Ti2p3 能譜 ... 26
圖 2.9 XPS O1s 能譜 ... 27
圖 3.1 氮化鈦薄膜結構示意圖... 31
圖 3.2 黃光製程... 32
圖 3.3 6nm TiN MOS C-V ... 34
圖 3.4 30nm TiN/SiO2 MOS VFB與 CET 的圖形... 36
圖 3.5 30nm TiN/SiO2 MOS CV ... 36
圖 3.6 15nm TiN/SiO2 MOS VFB與 CET 的圖形... 37
圖 3.7 15nm TiN/SiO2 MOS CV ... 37
圖 3.8 6nmTiN/SiO2 MOS VFB與 CET 的圖形 ... 38
圖 3.3 6nm TiN MOS C-V ... 38
圖 3.9 不同厚度 TiN 與功函數關係 ... 39
圖 3.10 PreH TiN/SiO2 MOS CV ... 40
圖 3.11 PreH TiN/SiO2 MOS VFB與 CET 的圖形 ... 41
圖 3.12 PostN TiN/SiO2 MOS CV ... 41
圖 3.13 PostN TiN/SiO2 MOS VFB與 CET 的圖形 ... 42
圖 3.14 Ar bombardment TiN/SiO2 MOS CV 圖 ... 44
IX
圖 3.15 Ar bombardment 50W 10sec TiN/SiO2 CV 圖 ... 45
圖 3.16 Ar bombardment TiN/SiO2 MOS VFB與 CET 的圖形 ... 46
圖 3.17 不同氣體電漿處理的氮化鈦功函數... 48
圖 4.1 Pt/TiN MOS 電容元件製作流程 ... 51
圖 4.2 3nm TiN metal gate MOS CV 圖 ... 52
圖 4.3 Pt/6nmTiN MOS VFB與 CET 圖形 ... 53
圖 4.4 Pt/6nmTiN MOS CV ... 54
圖 4.5 Pt/SiO2 MOS VFB與 CET 的圖形 ... 55
圖 4.6 Pt/SiO2 MOS CV ... 55
圖 4.7 Pt/3nmTiN/SiO2 MOS VFB與 CET 的圖形 ... 56
圖 4.8 Pt/3nmTiN/SiO2 MOS CV ... 57
圖 4.9 Pt/3nmTiN/SiO2 MOS VFB與 CET 的圖形 ... 58
圖 4.10 Pt/1nmTiN/SiO2 MOS CV ... 58
圖 4.11 不同厚度 TiN 與 work function 表現 ... 60
X
表目錄
表 2.1 不同氣體電漿 6nm 氮化鈦處理 Hall effect 基本電性 ... 23
表 2.2 Ar bombardment 處理後 Hall effect 基本電性 ... 24
表 2.3 是不同氣體處理後的氮化鈦元素比例... 27
表 3.1 6nm TiN 在不同厚度 SiO2之 MOS 電容特性 ... 34
表 3.2 30nm TiN 在不同厚度 SiO2之 MOS 電容特性 ... 35
1
第一章 簡介
1.1 研究動機
隨著近年來半導體工業的迅速發展，因應需求半導體元件越作越小，遵循著
摩爾定律（Moore’s Law），為了元件尺度的縮小，在金屬氧化層半導體元件中高
介電係數材料氧化層開始取代傳統的氧化矽（SiO2）介電層及傳統多晶矽導電閘
極也漸漸被金屬閘極給取代。
在金屬閘極中，氮化鈦又因為擁有優秀的熱穩定性、高強度的機械性質還有
良好的導電性質[1]，最重要的是氮化鈦有良好的電性，在半導體元件尺度縮小下，
氮化鈦的功函數及電阻值，可以與目前常用的高介電常數氧化層，氧化鉿、氧化
鋯有優秀的搭配。
再加上氮化鈦可以藉著製成參數的改變，厚度變化、氣體處理或是氬氣電
漿轟擊，來調整氮化鈦薄膜的功函數，可以更方便的整合金屬閘極與高介電常數
氧化層在電晶體中的製程[2]，因此氮化鈦是一極具發展潛力的金屬閘極材料。
1.2 原子層沉積技術
原子層沈積技術（Atomic Layer Deposition, ALD），是一種能夠成長高品質
薄膜的化學沈積技術，相較於一般的化學氣相沈積（Chemical Vapor Deposition，
CVD），ALD 能夠精準的控制薄膜厚度及成分，高均勻性，低缺陷，高階梯覆蓋
2
率，及自我限制成膜的特色，在現代工業和學術界應用有漸漸增加，是極俱潛力
的製程技術。
圖 1.1 單一原子層沈積技術循環（ALD cycle）[3]
原子層沈積技術能提供精準控制薄膜的關鍵主要是在於自我限制成膜機制
（self-limiting），每次沈積循環只會成長單一原子層，成長過程中，透過反應前 驅物（precursor）逐次交替通入，反應前驅物先在基板吸付並產生化學鍵結，之 後反覆產生化學反應鍵結而形成薄膜，原子層沈積技術循環如圖1.1所示。
1.第一前驅物透過載流氣體（carrier gas）導入反應腔體，與基板表面分子形成自 我限制成膜產生單層原子層。
3
2.將多餘的第一前驅物和前驅物與基板反應後副產物，透過載流氣體與幫浦抽離 腔體。
3.通入第二前驅物，透過載流氣體導入反應腔與第一前驅物所行程表面產生自我 限制反應，形成單層原子層。
4.將多餘第二前驅物和反應副產物，由載流氣體及幫浦抽離腔體。
以上四步驟完成一原子層沈積循環。
原子層沈積技術的薄膜性質主要受以下幾個因素影響，前驅物蒸氣壓及反應 性、前驅物在腔體內時間、製成溫度。前驅物蒸氣壓太小表示通入的分子數量會 不足，導致無法覆蓋整個表面，蒸氣壓太大，通入的分子數量太多，有增加表面 物理吸付的機率。前驅物在腔體中時間太短導致反應時間不足會無法形成自我限 制反應，前驅物在腔體內時間太長，和另一個前驅物重疊，會使兩前驅物在搶體 中發生反應在沈積於基板上，形成類似化學氣相沈積反應（CVD）。製成溫度在 製程區間（ALD window）內，薄膜沈積速率為一固定值，與溫度關係不大，且 因自我限制機制，當表面能被反應的點都被反應後，反應即達飽和，薄膜沈積速 率成一固定值，不受前驅物劑量影響[3, 4]。當反應不再製成區間內，主要會有四 個情形發生，當溫度低於製成區中，會導致反應性不足使沈積速率低於區間或冷 凝在基板上使沈積速率高於製程區中，當溫度高於製成區間，會導致熱裂解使沈 積速率高於區間，或斷鍵脫附使沈積速率低於區間。
4
圖 1.2 ALD 製成窗口[5]
若能將製程控制在原子層沈積區間內，可達到原子層沈積最大的優勢，自限制成
膜機制，精準控制薄膜厚度，以下為原子層沈積幾個優點，
1. 具自我侷限性(Self-limiting)
2. 可精準控制材料成分和厚度(Digital control) 3. 高均勻性(Uniformity)
4. 高深寬比結構的均勻覆蓋性(Conformality) 5. 低缺陷
5
1.3 Hollow Cathodes 電漿產生原理
最早的 Hollow cathodes 電漿應用在 1916 年，當時是使用鋁製的矩形管，用
來研究氦的光譜，且那個時期也都主要用在光譜學的領域中，慢慢的有人發現改
變 Hollow cathodes 幾何形狀，有增強直流放電電流(direct discharge current, d.c.)
效果，在 1954 年也有實驗證明，平行板 Hollow cathodes 能有效的增強直流放電
電流，大約是傳統矩形管電極的 1000 倍，這篇文獻指出，平行板有效的在提供
相通的電壓下，能將直流放電電流增強為傳統矩形管電極的一千倍左右，相對的
電漿密度也會跟著增強[6-8]。
氣體在 Hollow cathodes 中分解成電漿主要有兩個步驟，第一步要在陽極與
陰極中間形成裡氣體離子通道，這通常要有很大的直流電壓(1000V)，第二步是
在陽極和陰極間產生放電電流產生電漿，此時電壓會下降，不過如果在第二步發
生放電電流被中斷的話，要從第一步重新離子化氣體，再完成整個放電的過程形
成電漿。
在 Hollow cathodes 最主要影響產生電漿密度的機制有下面幾點:如圖 1.3 所
示:
1.高能量電子從陰極被射出，經過鞘殼層(sheath)的電場加速，在飛行的的路徑上
會受到多次與氣體產生非彈性碰撞，這些高能量電子會強化氣體離子化。
2.氣體離子碰撞也會發生在鞘殼層內，而氣體分解成電漿的程度會受壓力影響[9]。
6
另外在產生電漿的 Hollow cathodes 內壓力會比在反應腔體高，著樣的壓力差會
增加電漿的碰撞頻率，進而加強電漿的化學反應性[10, 11]。
3.受離子轟擊的而加熱陰極會產生熱電子。而陰極受加熱產生電子的程度，經過
分析會和 radio freqency power(RF power)有關，RF power 越大陰極的溫度會越
高，產生的熱電子也越多[12]。
4.因為離子轟擊的原因，陰極會有濺鍍或是蒸鍍的效應，這個效應也會讓粒子產
生離子化，整體而言也會對電漿密度有所貢獻[13]。
下面使幾個 Hollow cathodes 優點:
1.在 Hollow cathodes 中陽極的幾何形狀和性質，主要是受陰極的放電的範圍所決
定，這個特性減少粒子在放電通道中擴散損失，因此 Hollow cathodes 有很優秀
空間穩定性[14]。
2. Hollow cathodes 產生電漿的驅動力，主要是受在鞘殼層上的直流電位影響，而
直流電壓的強度，主要是受 RF power 的頻率所影響，並且鞘殼層的寬度，也有
著和 RF power 頻率反比的關係，所以整體而言，對 Hollow cathodes 的放電電漿
機制最主要的關鍵也是在 RF power 的頻率上[15]。
3. Hollow cathodes 最核心的電漿產生機制，是在普通的輝光放電，這是一個很容
易維持且可以自動重新啟動的機制，這樣的特性代表 Hollow cathodes 電漿產生
機制，是一個很穩定且非常好操作的原理，而且不需要任何其他的啟動機制。
7
圖 1.3 簡易 Hollow cathodes 機制示意圖[12]
8
1.4 氮化鈦基本性質
1.4.1 氮化鈦
氮化鈦(Titanium Nitride, TiN)，是一種陶瓷材料，具有極高的硬度，硬度和
金剛石接近，莫氏硬度大概在 8~9，在室溫下化學性質穩定。氮化鈦的晶體結構
為典型的氯化鈉型面心立方，晶格常數 a=0.4241nm，氮化鈦中的鈦位於面心立
方的頂角位置，如圖 1.4 所示，氮化鈦非化學計量化合物，組成範圍約為
TiN0.37~TiN1.16，氮的含量在範圍內不會改變氮化鈦的晶體結構。氮化鈦的熔
點在 2950°C。
氮化鈦的導電性質和一般的純金屬不相同，例如銀[16]和鋁[17, 18]，氮化鈦導
電性質與鈦和氮的共價形成的 d 軌域電子[19]和化學計量的變化貢獻有關，而氮
化鈦的金屬性質是和共價鍵中的 3d 軌域電子和費米能階的交叉有關[20]，而其中
的氮化鈦共價鍵性質也是提供此材料擁有良好的穩定性及機械性質最主要的因
素[21]。而在氮化鈦的化學計量變化，在氯化鈉晶體結構中提供點缺陷，這些缺
陷包含鈦位置上的空缺[22]或是氮的間隙物[23]，以上兩種缺陷和晶界都會改變氮
化鈦的電子結構，改變氮化鈦的電性或光學性質。
傳統上是一種很常應用在表面塗層的應用，也有用在生醫材料上，作為無毒
的外部醫療器材，例如用手術刀刀刃塗層以保持刀片的銳利度，或是應用在醫療
9
植入物。以上的應用都是在較厚的塗層上，大約是 5 微米。在氮化鈦薄膜可以應
用在微電子領域，氮化鈦良好的導電率，足以做為優秀的導電連接，再加上氮化
鈦擁有抵擋金屬擴散的性質[24]，結合氮化鈦良好的陶瓷性質、機械性質及優良
的電性，讓他在 45nm 以下的電晶體工業有很好的發展潛力，提高電晶體的表現。
圖 1.4 氮化鈦 晶體結構
[By Solid State (Own work) [Public domain], via Wikimedia Commons]
10
1.4.2 氮化鈦 ALD 製成
氮化鈦的低電阻率和優秀的熱穩定性，使此材料可以做為金屬氧化物半導體
中金屬閘極的研究材料之一。再加上近年來元件的尺度日益縮減，原子層沉積技
術中能精準控制薄膜厚度、高均勻性、低缺陷都讓氮化鈦在半導體元件中更有發
展潛力[25]。
氮化鈦的 ALD 製程的前驅物有很多種組合，鈦的來源主要有兩種，分別是
四氯化鈦（TiCl4）和四（二甲胺基）鈦（tetrakis(dimethylamido)titanium, TDMAT），
其中因為前者含有氯基，對機台的侵蝕損耗較嚴重，所以雖然反應性的較佳，我
們實驗室還是使用後者，四（二甲胺基）鈦。氮的來源可以從氮氣、氨氣。圖
1.5 是四（二甲胺基）鈦和氨氣的 ALD 循環示意圖，四（二甲胺基）鈦中的配位
基，二甲胺基，會被第二前驅物氨氣的胺基給取代，形成單一原子層薄膜，此時
鈦前驅物上的胺基就成為下一個四（二甲胺基）鈦的反應位置，反覆上述反應形
成一氮化鈦薄膜[26]。
氮化鈦也可以透過，四（二甲胺基）鈦和氫氣電漿反應而形成，在此反應中
氮的來源是由前驅物四（二甲胺基）鈦自身的氮提供[27]，通入四（二甲胺基）
鈦和表面胺自由基反應吸附在基板(圖 1.6a)，氫氣電漿通入後氫自由基和鈦上的
二甲胺基進行反應在鈦上產生氫自由基或胺基及副產物甲烷或二甲基胺(圖 1.6b)，
反覆以上兩步驟形成氮化鈦薄膜，不過此機制有機會發生炭和氮置換反應，使氮
11
化鈦薄膜中的碳含量較高。
圖 1.5 氮化鈦 ALD 循環圖 L:(CH3)2N[26]
圖 1.6 TiN 製備用 TDMAT 與 H2 plasma[27]
12
在過去的文獻中也已經有一些透過 TDMAT 前驅物和氨氣電漿或氮氣氫氣
混和電漿製程氮化鈦薄膜的研究，Kim, H. K., et al 文獻中[28]有提到氮化鈦的成長
沒有明顯的 ALD 製成區間，會隨著溫度提升成長數率上升的趨勢，如圖 1.7 氮
化鈦成長速率所示，Musschoot, J., et al 文獻[1]透過傳統 ALD 和電漿輔助 ALD 不
同製程模式，和以氮氣及氨氣兩種氣體成長 ALD 氮化鈦薄膜也有相似的現象。
圖 1.7 文獻氮化鈦成長速率 上[28]下[1]
13
氮化鈦在 ALD 的製程下，都不會有特別好的結晶性質，雖然可以透過退火處理
增加氮化鈦的結晶性，但是效果不是很明顯，而且需要很高的退火溫度，至少要
700°C 以上，這對應用在電晶體元件上也是一個很大的挑戰[29]。圖 1.8 是氮化鈦
經退火處理後的 XRD 圖。
圖 1.8 ALD TiN 退火處理 XRD 圖[29]
在過去的研究中，利用有機金屬化學氣相沉積法(MOCVD)成長的氮化鈦薄膜的
電阻率大概都在 1×10-3Ω-㎝和 5×10-3Ω ㎝之間[30]，而使用 ALD 成長的氮化鈦薄膜
可以在 1×10-3Ω ㎝，甚至可以得到更低更好的電阻率在 5×10-4Ω-㎝附近，而不同
的製程也會對電阻率有一定的影響，像是氮化鈦薄膜越厚相對的電阻率就越低，
14
製程中的電漿瓦數越高也會得到更低的電阻率[1, 31]，在使用氮與氫的混合氣體時，
氮和氫的比例也對電阻率有影響，且對氮化鈦的逞長速率也會有變化[31]。圖 1.9
為不同製程的電阻率變化。圖 1.10 使用氮和氫混和氣體氮化鈦電阻率與成長速
率變化。
圖 1.9 不同厚度及不同電漿瓦數氮化鈦電阻率變化[1]
15
圖 1.10 使用氮和氫混和氣體氮化鈦電阻率與成長速率變化[31]
氮化鈦薄膜除了電性的表現外，過去也有研究將氮化鈦利用在金屬氧化物半導體
元件上的金屬閘極，探討氮化鈦在介電層上的表現。透過製程時的氮和氫氣體電
漿比例調整氮化鈦的功函數[2]，從文獻中的實驗，可以知道製程時的氮的含量會
對功函數有很大的影響，當氮越多功函數會越大(4.7eV)，氮少的時候功函數會有
較小的表現(4.2eV)，圖 1.11 為氮氣流量和氮化鈦功函數關係。
在過去的文獻也有對氮化鈦薄膜進行退火處理，探討功函數的變化[32]，而
在不同的介電層氮化鈦的功函數表現也不盡相同，在氧化矽介電層上，退火對氮
化鈦的表現並沒有顯著的影響，文獻中的解釋是在他的實驗中在氮化鈦與氧化矽
的界面處是含有較多的鈦元素，因此功函數會較接近鈦金屬的功函數 4.2eV，且
氮化鈦薄膜成長在氧化系上有很好的熱穩定性，所以退火處理對功函數的影響不
大。在高介電常數的氧化鉿，對退火處理就有一定的影響，主要是因為退火對介
面的表現有所改變，影響氮化鈦金屬閘極及介電層的 fermi level pinning 效應[33]，
16
對功函數進而發生變化。圖 1.12 退火處理對氮化鈦功函數變化。
圖 1.11 氮氣流量和氮化鈦功函數關係[2]
圖 1.12 退火處理對氮化鈦功函數變化[32]
17
第二章 原子層沉積氮化鈦受氣體處理之表現
2.1 簡介
隨著近年來不斷縮小元件尺度，能製造大面積均勻、缺陷少的薄膜技術變得
非常重要。而在眾多的薄膜製造技術中，原子層沉積技術（ALD），是最適合的
技術之一，ALD 技術能準確的控制薄膜厚度，並能成長出大面積均勻且缺陷低
的薄膜，都是本實驗選用 ALD 技術的原因。
而氮化鈦良好的機械性質、熱穩定度、金屬性及接近金屬的電阻率，使他成
為在半導體元件中有潛力的金屬閘極材料。為了使氮化鈦有更好的性質運用在半
導體元件中，本實驗希望透過不同的氣體處理方式，來探討其對氮化鈦薄膜的影
響，其中括氫氣電漿的前處理製程和氮氣電漿後處理製程，再以 XPS、AFM 及
霍爾效應分析氮化鈦薄膜性質。
2.2 實驗步驟
2.2.1 清洗試片
本實驗使用的基板為 100 方向之 P 型單晶矽晶片，電阻值為 1~10Ωcm，在
成長氮化鈦薄膜前作試片清洗，將試片表面的有機物、微粒及原生氧化層去除。
依序以甲醇、丙酮及去離子水在超音波清洗機震盪各 3~5 分鐘，去除表面有機物
18
及微粒，最後再將試片放入稀釋的氫氟酸水溶液（HF），氫氟酸（50%）和 DI water
比例大約 1 比 10，浸泡至矽晶片表面疏水，表面之原生氧化層及去除乾淨，即
可進入 ALD 腔體作薄膜製成。
2.2.2 氮化鈦薄膜製成
本實驗使用 RPALD，remote plasma ALD （Cambridge NanoTech, Inc. FijiF202）
真空腔作薄膜製成，使用 TDMAT 作為鈦之前驅物，TDMAT 前驅物在鋼瓶內維
持 81°c 以提供足夠的蒸氣壓，氨氣（NH3）電漿為氮之來源，製成中皆以高純
度氬氣作為前驅物及電漿之載流氣體，圖 2.1 為 ALD 循環圖。
圖 2.1 ALD 循環圖
主要有五組不同的樣品，第一組不經過任何處理（As deposition, As），第二
組是在 ALD 腔體成長氮化鈦薄膜前，先通入氫氣電漿處理（Pre-hydrogen plasma
treatment, PreH），第三組是在 ALD 腔體成長完氮化鈦後以氨氣電漿轟擊一段時
19
間（Post Nitridiation, PostN），以及第四組，是結合第二和第三的處理，在 ALD
腔體中先以氫氣電漿處理後，成長氮化鈦薄膜，接著以氨氣電漿轟擊（PHPN），
最後是在每一個氮化鈦循環中加上氬氣電漿轟擊的（Ar bombardment, Arb），這
主要有座兩項不同的參數，分別是電漿瓦數 300W 持續時間 40 秒及電漿瓦數 50W
持續時間 10 秒，製成循環圖如圖 2.2。
圖 2.2 Ar bombardment 製成循環圖
2.2.3 氮化鈦薄膜性質及電性測量
氮化鈦膜厚以橢偏儀（Spectroscopic ellipsometry, SE），SE 是一種利用薄膜
光學反射測量薄膜厚度與光學性質的的光學技術，對於奈米尺度有優秀敏感度，
在鑑定薄膜是重要的工具。薄膜的的成份分析是是利用 X 射線光電子能譜(X-ray
20
Photoelectron Spectroscopy, XPS)，藉由 X 射線照射樣品，測量 1~10nm 內逸散
出的光電子動能與數量，得到光電子能譜分析出元素組成或鍵結。使用霍爾效應
（Hall Effect）測量薄膜的基本電性，載子濃度、電阻率及載子遷移率等等。以
原子力顯微鏡（Atomic Force Microscope, AFM），觀察薄膜表面形貌。
2.3 實驗結果與討論
圖 2.3 為氮化鈦薄膜在電漿瓦數 300 瓦特但不同溫度下的成長速率（growth
per cycle, GPC），可以發現成長速率和溫度是一函數的關係，當溫度越高時成長
速率也會越高，沒有明顯的 ALD window，其中在 250°C 時，成長速率是大約 0.134
nm/cycle，也是之後製成主要成長溫度。
圖 2.3 300w 不同溫度氮化鈦 GPC
21
圖 2.4 為薄膜厚度與成長循環數的圖，隨著循環數增加膜厚也呈線性增加，所
以說雖然氮化鈦沒有明顯的 ALD window，也可以精準控制厚度，也可以說是一
ALD 製成。
圖 2.4 ALD 循環數對厚度作圖 250˚C
圖 2.5 為 AFM 表面型態圖，在不同的氣體電漿處理薄膜的粗糙度分別是，
未經任何處理(As)其粗糙度在大約為 0.090nm，氫氣電漿前處理(PreH)粗糙度為
0.087nm，後氨氣電漿處理(PostN)粗糙度為 0.096nm，結合前兩者的(PHPN)粗糙
度為 0.097nm，大置上粗糙度沒有太大的差異，整體而言是一個平整的氮化鈦薄
膜，而且不同的氣體處理對氮化鈦薄膜表面型態並沒有太大的變化。
22
圖 2.5 不同氣體電漿處理氮化鈦薄膜 AFM
成長 50 cycle 約 6nm 氮化鈦的四組樣品的電性如表 2.1，主要有電阻率
（Resistivity）、載子濃度（Bulk Concentration）以及載子遷移率（Mobility），在
經過氨氣電漿後處理（PostN）的薄膜，會有較好的電阻率表現， 5.77×10-5 Ω-cm，
和未經過任何處理的薄膜（As）有些微優化，和過去的文獻[1, 31]相比較也有一定
的提昇，在經過氫氣電漿前處裡（PreH）的樣品，電阻率有明顯變高的趨勢，變
為 1.12×10-3 Ω-cm，但是第四組樣品結合了前述的兩種處理後，電阻率又有些微
的下降，6.18 ×10-5 Ω-cm，因此可以推測氮氣電漿後處理，對於降低氮化鈦薄膜
電阻率有一定的效果。
23
As-deposited
Resistivity(Ω ㎝) 6.5×10-5
Bulk concentration(cm-3) 2.3×1020
Mobility(cm2/V．s) 4.03×102
PostN PreH PHPN
Resistivity(Ω ㎝) 5.77×10-5 1.12×10-3 6.18×10-5 Bulk
concentration(cm-3) 8.82×1020 5.40×1018 5.77×1020 Mobility(cm2/V．s) 1.22×102 1.03×103 1.75×102
表 2.1 不同氣體電漿 6nm 氮化鈦處理 Hall effect 基本電性
最後再經過有氬氣電漿轟擊(Ar bombardment, Arb.)的樣品，主要有兩種參數
使用 300W 電漿持續時間 40 秒及使用 50W 電漿持續時間 10 秒，電阻率有些微
的下降 1.320×10-4 Ω-cm，如表 2.2 所示，推測是氬氣電漿對氮化鈦薄膜有一定的
破壞，而在不同的氣體電漿處理下，載子濃度的變化不不明顯大部份都在大約
1019~1020 cm-3的範圍內，載子遷移率也無較明顯的改變都在 102~103 cm2/V．s。
24
Ar bombardment 50W 10sec 300W 40sec
Resistivity(Ω ㎝) 1.320×10-4 1.024×10-4
Bulk concentration(cm-3) 7.328×1018 3.022×1020
Mobility(cm2/V．s) 6.452×103 2.017×102
表 2.2 Ar bombardment 處理後 Hall effect 基本電性
在做 XPS 分析時，每組試片都會先在儀器腔體中用氬氣離子清除試片表面的污染
物及氧化層，圖 2.6 是氮化鈦在不同氣體處理的 XPS 全能量頻譜，可以看到主要
的峰值都在鈦（Ti）, 氮（N）, 氧（O）還要很微弱的碳（C）訊號，其中鈦和氮
的元素比例大約是在一比一。
圖 2.6 TiN XPS 在不同氣體處理的 XPS 全能量頻譜
25
不過在我們使用 ALD 成長的氮化鈦薄膜中都會有一定比例的氧含量，而且這個
現象很難去除，這是比較令人意外結果，因為在我們的製成中完全沒有使用到任
何含氧的物質，這個現象也有在過去其他人的研究中發現[1]，不過因為鈦是一個
很容易和氧結合的元素，只要有一點點的水氣，就容易形成含氧的氮薄膜（TiOx）。
在圖 2.7 中是 N 的 XPS 能譜其中主要的峰值在束縛能（Binding Energy）396 電子
伏特（eV）這在 XPS 分析中為氮和鈦的鍵結能量，
圖 2.7 XPS N1s 能譜
26
在圖 2.8Ti 的 XPS 能譜中在 Binding Energy 為 458eV 主要是鈦和氮的鍵結能量，
456.7eV 是鈦和氧的鍵結能量，而從圖 2.9 O 的能譜中可以看到峰值主要在 530eV
這跟峰值主要是二氧化鈦的鍵結能量，從圖 2.8 及 2.9 兩張 XPS 分析圖都說明我
們成長的氮化鈦中的鈦很容易的與氧產生見結形成氧化鈦，不過可以發現在不同
氣體處理下，氧的含量有明顯的變化，在有氫氣電漿前處理的樣品中氧的含量有
明顯的下降，這說明氫氣電漿可以有效的將 ALD 反應腔體的含氧的物質可能是
氧氣或是水氣反應掉，降低氮化鈦薄膜的含氧量。表 2.3 是不同氣體處理後的元
素比例。
圖 2.8 XPS Ti2p3 能譜
27
圖 2.9 XPS O1s 能譜
Atomic(%) As PostN PreH PNPH
Ti 39.8 41.9 42.8 43.8
N 38.8 41.0 41.8 41.8
O 21.3 17.1 15.7 14.8
Resistivity(Ω ㎝) 6.50×10-5 5.77 ×10-5 1.121×10-3 6.180×10-5
表 2.3 是不同氣體處理後的氮化鈦元素比例
28
2.4 結論
在 ALD 製程中氮化鈦薄膜雖然沒有傳統的 ALD 製成區間，但是在特定溫
度下的成長速率(GPC)是一固定值，還是可以發揮 ALD 精準控制成長薄膜厚度
的優勢，而在本實驗採用在 250℃及 300W 成長氮化鈦薄膜，其成長速率大約在
0.134nm/cycle。
本次實驗透過對氮化鈦薄膜不同的氣體電漿處理來討論對其薄膜的影響，在
AFM 檢測中發現氣體電漿處理對薄膜的表面形貌並沒有顯著的影響，不過在電
性和元素分析可以看出氣體電漿對其有一定的改變，在有氫氣電漿處理製程中，
氮化鈦薄膜的氧元素比例相對沒有此處理的薄膜有顯著的降低，說明氫氣電漿對
ALD 腔體內的水氣及氧氣清理有一定的成效，而在有後氨氣電漿處理的薄膜，
電阻率有一定的改善，可能和提供更多的氮元素於薄膜中的影響。
29
第三章 氮化鈦金屬閘極功函數
3.1 簡介
隨著電晶體元件尺寸逐漸縮減的需求，金屬氧化物半導體元件中的材料都要
有更進一步的發展，氧化層藉由使用高介電常數的材料氧化鉿、氧化鋯等材料替
代，進而希望達到等效氧化層厚度(EOT)能小於 1nm 尺度，而傳統金屬閘極使用
的多晶矽也因為較高的電阻率及摻雜物與高介電常數氧化層有擴散汙染等缺點，
多晶矽導電閘極逐漸失去優勢[34-36]，取而代之的的金屬閘極需要擁有可以和氧化
層搭配的穩定性和電性，夠低的電阻率、適當的功函數等條件，在過去的文獻中
發現可能適合的金屬閘極有純金屬[37]、金屬氮化物[38]、導電氧化物[39]或是更複
雜的合金[32]，而本章節使用 ALD 成長的氮化鈦薄膜做為金屬閘極研究材料，以
ALD 成長有低缺陷、高均勻性等優點和由第二章實驗中成長氮化鈦的低電阻率
表現和熱穩定性，都是本章使用此方法和材料的原因。在加上氮化鈦在不同製程
條件下，可以調整的功函數性質[2, 40, 41]，也是研究氮化鈦金屬閘極最大的動機。
在金屬氧化物半導體場效應電晶體中(MOSFET)，金屬閘極和氧化層搭配中，
除了要有足夠低的電阻率能導電外，更重要的是金屬閘極在氧化層上的功函數表
現，在尺度越來越小的電晶體中，為了減少短通道效應(short channel effect)，希
望 金 屬 閘 極 材 料 的 費 米 能 階 在 和 nMOSFET 結 合 時 是 在 氧 化 層 的 傳 導 帶
30
(conduction band)，而和 pMOSFET 結合時是在氧化層的價帶(valence band)，這
在氧化矽當氧化層時，nMOSFET 對應的金屬功函數約是 4.1eV，pMOSFET 對應
的功函數約是 5.1eV[2]，如果金屬閘極材料能達到這樣的要求可以降低閘極上的
臨界電壓(threshold voltage, Vth)，進而增加元件的表現減少延遲等特性。而現在
應用的 MOSFET 元件通常都是結合 nMOSFET 及 pMOSFET 的 CMOSFET，所
以能找到一個可以調整金屬閘極功函數，使它能同使滿足兩種類型元件是重要的
研究主題。
因此本章節延續第二章 ALD 成長的氮化鈦薄膜擁有不錯的電性及穩定度下，
透過在穩定且成熟的傳統氧化矽氧化層上成長氮化鈦金屬閘極，利用 MOS 元件
研究在不同厚度氮化鈦薄膜及經過不同氣體電漿處理調整氮化鈦薄膜的功函
數。
3.2 實驗步驟
3.2.1 成長薄膜
本實驗透過 RPALD ，remote plasma ALD（Cambridge NanoTech, Inc. FijiF202）
成長氮化鈦薄膜金屬閘極，主要方法與第二章的薄膜成長方式相同，都是利用
TDMAT 與氨氣電漿作為前軀物，一樣有五組不同的參數，As, PreH, PostN, PHPN
及 Arb，ALD 循環圖如表 2.1。氮化鈦薄膜電極成長在氧化矽氧化層於 p 型矽晶
圓(100)晶面上，此氧化矽氧化層是由國家奈米元件實驗室(NDL, National Nano
31
Device Laboratories) 使用乾氧水平爐管代工完成，主要結構示意圖如圖 3.1
圖 3.1 氮化鈦薄膜結構示意圖
3.2.2 金屬氧化物半導體製成
將上述的結構透過傳統簡易的黃光製成，製作成金屬氧化物半導體元件
(MOS device)，先使用 S1813g 正光阻均勻旋轉塗佈在上述結構後，經過 120˚C
的軟烤一分三十秒，以紫外光(UV)曝光一分三十秒後用稀釋的氫氧化鈉水溶液
(0.25%,NaOH)顯影，再以 120˚C 硬烤二十分鐘，之後將未被光阻保護的多餘氮化
鈦薄膜以自備蝕刻液蝕刻，蝕刻液以去離子水和雙氧水及氨水配製(DI : H2O2 :
NH3OH, 5:2:1)[42]，最後以丙酮將多餘的光阻給清除乾淨，完成氮化鈦正電極後
以蒸鍍鋁 120nm 做為元件的背電極。圖 3.2 為黃光流程圖。
32
圖 3.2 黃光製程
3.2.3 公函數測量
為了可以得到金屬閘極與氧化層結合後的功函數，我們需要透過量測 MOS
電容元件的 flat band voltage(VFB)，
(3.1)
由 MOS 電容元件模組中的假設如算式 3.1，可以知道 VFB和元件金屬閘極與氧
化物的功函數差(ψms)及氧化層內的等效電荷(Qeff)和電容值(Cox)有一關系式，在
此我們假設 Qeff與我們氧化層厚度是獨立不互相影響[32]，再過去的文獻報導過在
氮化鈦層長再氧化矽上的介面電荷非常小，因此相對功函數的貢獻是可以忽略的，
所以把式子改寫成式 3.2
(3.2)
33
其中εox是氧化層的介電係數，CET 為等效電容厚度，ψm為金屬功函數ψs為矽
的功函數。由上述算式我們可以知道 VFB與氧化層厚度成一線性關係，所以我們
能透過高頻(100kHz)C-V 量測不同厚度氧化層的 MOS 電容元件，得到一組氧化
層厚度與 VFB的線性圖，在由截距可以求的金屬閘極的功函數。
3.3 實驗結果與討論
3.3.1 厚度對氮化鈦金屬閘及影響
本實驗使用 NDL 代工的不同厚度氧化矽，厚度分別有 10nm、20nm、40nm
以及 55nm，再使用 ALD 鍍上不同厚度氮化鈦金屬閘極，金屬閘極的厚度分別有
30nm、15nm、6nm 及 3nm 未經任何處理氮化鈦(As)，最後蒸鍍背電極鋁金屬完
成 MOS 電容元件，圖 3.3 為使用高頻 C-V 量測 6nm 氮化鈦金屬閘極的電容對電
壓圖。由電容可以計算出這一系列的氧化矽的等效電容厚度(CET)，55nm 的氧化
矽 CET 為 55.1nm，40nm 氧化矽 CET 為 39.0nm，20nm 氧化矽 CET 為 21.0nm，
10nm 氧化矽 CET 為 10.7nm，，可以發現厚度不同的氧化矽 CET 都和氧化矽實
際厚度相似，而且不同厚度的氧化矽由高頻 C-V 量測計算出來的介電常數都在
3.9 附近，這和氧化矽理論介電常數相同，可以說明氮化鈦在氧化矽上作為金屬
閘極部不會提供太多的寄生電容，使的 CET 有改變的趨勢。表 3.1 為不同厚度
氧化矽的 CV 電性資料。
34
圖 3.3 6nm TiN MOS C-V
Thickness of SiO2 CET(nm) K VFB(V) Qeff(#/cm2) Dit(#/cm2)
55nm 55.1 3.89 -0.59 5.44×1011 3.96×1010
40nm 39.0 3.99 -0.56 7.42×1011 7.95×1010
20nm 21.0 3.46 -0.46 1.35×1012 4.20×1010
10nm 10.7 3.61 -0.43 2.36×1012 6.08×1010
表 3.1 6nm TiN 在不同厚度 SiO2之 MOS 電容特性
35
在不同厚度的氮化鈦也是有相同的結果，CET 與實際的氧化矽厚度相似介電常
數也和理論值 3.9 接近。表 3.2 是 30nmTiN 在不同厚度 SiO2之電容特性。
Thickness of SiO2 CET(nm) K VFB(v)
55nm 55.1 3.89 -0.66
40nm 38.85 4.0 -0.59
20nm 21.2 3.7 -0.54
10nm 9.8 3.9 -0.49
表 3.2 30nm TiN 在不同厚度 SiO2之 MOS 電容特性
從高頻 C-V 量測在不同厚度氧化矽上的 CV 圖形計算出 VFB位之後，做 VFB與
CET 的圖形，其中的截距可以得到氮化鈦的功函數，如圖 3.4 為 30nm 氮化鈦做
為金屬閘極的氧化矽 MOS 電容元件，由回歸線可得截距為 -0.4656，而氧化矽
的功函數為 4.85eV，圖 3.5 為 30nm 氮化鈦 MOS 元件 CV 圖，為最後由公式 2
可得到但化鈦的功函數為 4.40 eV。圖 3.6 為 15nm 氮化鈦金屬閘極的氧化矽 MOS
電容元件 VFB與 CET 的圖形，圖 3.7 為 15nm 氮化鈦 MOS 元件 CV 圖，由截距
-0.4815 可以得到氮化鈦功函數為 4.37eV。圖 3.8 為 6nm 氮化鈦金屬閘極的氧化
矽 MOS 電容元件 VFB與 CET 的圖形，圖 3.3 為 6nm 氮化鈦 MOS 元件 CV 圖，
36
由截距-0.3791 可以得到氮化鈦功函數為 4.47eV。
圖 3.4 30nm TiN/SiO2 MOS VFB與 CET 的圖形
圖 3.5 30nm TiN/SiO2 MOS CV
37
圖 3.6 15nm TiN/SiO2 MOS VFB與 CET 的圖形
圖 3.7 15nm TiN/SiO2 MOS CV
38
圖 3.8 6nmTiN/SiO2 MOS VFB與 CET 的圖形
圖 3.3 6nm TiN MOS C-V
39
圖 3.9 不同厚度 TiN 與功函數關係
綜合 30nm、15nm、6nm 的氮化鈦金屬閘極，可以發現雖然氮化鈦的厚度有
改變，但是每一組的功函數差異並不明顯都在 4.5eV 附近，如圖 3.9 所示，和文
獻中提到的氮化鈦金屬閘極也都相似[2, 40]，最後由此實驗可以知道氮化鈦金屬閘
極在 6nm 以上氮化鈦功函數和氮化鈦本身的厚度是一個沒有明顯的關係的。
40
3.3.2 不同氣體處理對氮化鈦金屬閘極影響
在第二章探論過氫氣電漿前處理(PreH)和氨氣電漿後處理(PostN)對氮化鈦
薄膜的影響，所以在本小節想繼續探討不同的氣體電漿處理對氮化台金屬閘極的
功函數是如何影響。
首先因為由上一小節氮化鈦厚度和功函數的影響知道 6nm 的氮化鈦功函數
式函更厚的厚度差異性不大，所以本實驗所選擇的氮化鈦都是大約 6nm 的金屬
閘極，圖 3.10 為氫氣前處理(PreH)氮化鈦 MOS 元件 CV 圖，如圖 3.11 為氮化鈦
金屬閘極透過氫氣電漿前處理(PreH)的高頻 CV 測量不同厚度氧化矽 MOS 電容
元件，經過計算得到 VFB，做 VFB和 CET 得到截距-0.4882，計算氮化鈦功函數
0.43eV。
圖 3.10 PreH TiN/SiO2 MOS CV
41
圖 3.11 PreH TiN/SiO2 MOS VFB與 CET 的圖形
圖 3.12 PostN TiN/SiO2 MOS CV
42
圖 3.13 PostN TiN/SiO2 MOS VFB與 CET 的圖形
圖 3.11 為氨氣後處理(PostN)氮化鈦 MOS 元件 CV 圖，圖 3.13 是 6nm 氮化鈦金
屬閘極己過氨氣電漿後處理(PostN)在不同厚度氧化矽上的 VFB與 CET 圖，可以
透過截距-0.1238 計算出氮化鈦功函數為 4.72eV。
比較兩種處理後的氮化鈦功函數可以知道，氮化鈦金屬閘極的功函數是可以
調整在 4.3eV 與 4.7eV。在過去的文獻中報導過，金屬閘極在氧化矽上的功函數
和金屬與氧化層的界面有很大的關係[43, 44]，當異質介面發生時很容易出現
extrinsic states，可能是界面的空缺、摻雜等等，都會造成 fermi level pinning，此
現象會使氮化鈦金屬閘極的功函數在 4.2eV 附近較低的位置，所以氫氣電漿處理，
43
在氮化鈦製程中，主要是減少氧的含量，但是並不會讓介面的 fermi level pinning
效應減少，因此有較低的功函數。不過，透過氨氣電漿後處理的氮化鈦薄膜，透
過增加有能量的氮來源，可以鈍化(passivated)介面或是氮能擴散至氧化矽與氮化
鈦的表面使介面的氮化鈦化學計量(stoichiometric)更接近 1:1，使氮化鈦薄膜的功
函數更接近塊材的理論值 5eV[2]，而類似的理論也有出現在過去鉬(Mo)金屬閘極
透過氮離子植入的文章中[45]。
3.3.3 氬氣電漿轟擊對氮化鈦金屬閘極影響
氬氣電漿轟擊(Ar bombardment)雖然在先前的實驗中，對於氮化鈦薄膜的電
性的影響沒有優化的結果，甚至會讓電阻率有升高的趨勢，對氮化鈦薄膜可能是
一種有破壞性的氣體處理。不過本實驗還是希望了解，經過 Ar bombardment 的
氮化鈦金屬閘極在氧化矽上的功函數表現。
在圖 3.14 是經過 300W 持續 40 秒的 Ar bombardment 的氮化鈦/氧化矽 MOS 電
容元件的高頻電壓電容圖形，可以發現氧化矽的 CET 都明顯上生很多，計算出
來的介電常數有多只在大約 2 附近，和氧化矽理論介電常數 3.9 有一段明顯的落
差，有這樣的結果，推測是因為 Ar bombardment 的能量太高，導致長成長氮化
鈦金屬閘極時，對下層的氧化矽有嚴重的破壞，使的氧化矽產生很多的缺陷，導
致 MOS 元件的表現明顯下降。
44
圖 3.14 Ar bombardment TiN/SiO2 MOS CV 圖
圖 3.15 為使用 50W 持續時間 10 秒的 Ar bombardment 氮化鈦/氧化矽 MOS 電容
元件的高頻電壓電容圖形，將離子轟擊的能量及持續時間下降後，氧化矽的 CET
和真正的物理厚度非常接近，計算後的介電常數也和氧化矽理論值 3.9 接近，可
以推論出 50W 的能量持續 10 秒的 Ar bombardment 在成長氮化鈦金屬閘極對下
層的氧化矽的破壞有明顯的改善，可以使氧化矽 MOS 電容元件有正常的表現。
45
圖 3.15 Ar bombardment 50W 10sec TiN/SiO2 CV 圖
在 Ar bombardment 使用 50W 持續時間 10 秒的 MOS 電容元件有正常的表現結
果，可以進一步討論氮化鈦金屬閘極在經過 Ar bombardment 處理後在氧化矽上
的功函數表現，在圖 3.16 是 6nm 經 Ar bombardment 氮化鈦成長不同厚度氧化矽
上的 VFB 對 CET 圖，透過回歸線的截距-0.4041，可以算出氮化鈦金屬閘極的功
函數是 4.45eV。
46
圖 3.16 Ar bombardment TiN/SiO2 MOS VFB與 CET 的圖形
從氮化鈦金屬閘極的功函數為 4.45eV 的結果來看，這和未經任何處理的氮化鈦
金屬閘極 4.47eV 是非常相似的，結果可以推測氮化鈦經過 Ar bombardment 處理
後並不會對其功函數性質有顯著的影響，以先前文獻的報導[43, 44]的理論，也可
以推測 Ar bombardment 對於氮化鈦與氧化矽的介面沒有明顯的影響所以 fermi
level pinning 效應所導致的氮化鈦功函數沒有變化，和未經任何處理的氮化鈦金
屬閘極有一樣的結果。
47
3.4 結論
透過對不同厚度的氮化鈦金屬閘極的功函數研究發現厚度在 6nm 以上，氮
化鈦金屬閘極的功函數並不會因為厚度的改變有明顯的變化，主要的原因是因為
氮化鈦的功函數受金屬閘極和氧化層氧化矽介面的影響為主，當介面的性質沒有
變化時，介面之外的厚度對功函數的影響是很有限的。
在不同氣體電漿處理與氬氣電漿轟擊的氮化鈦金屬閘極實驗中，可以發現氫
氣電漿前處理能使氮化鈦金屬閘極的功函數有向下調整的趨勢，而氨氣電漿後處
理也會因為更多的氮來源鈍化金屬閘極與氧化矽的介面，使氮化鈦金屬閘極的功
函數有向上調整的結果，更接近符合 pMOSFET 需求的 5.1eV。而在氬氣電漿轟
擊的研究中，可以得到太強的電漿能量和持續時間會對氧化層有明顯的破壞，當
將離子轟擊的能量控制在不會破壞氧化層的情況下，對於氮化鈦金屬閘極功函數
沒有顯著的影響。圖 3.17 為不同氣體電漿處理的氮化鈦功函數。
48
圖 3.17 不同氣體電漿處理的氮化鈦功函數
49
第四章 超薄氮化鈦金屬閘極
4.1 簡介
在上一章節有提到，在電晶體元件尺寸不斷縮小的發展下，氮化鈦金屬閘極
的有良電性及穩定性及與高介電常數氧化層有不錯批佩的功函數性質，逐漸取代
擁有一些缺點的，例如高的電阻率及摻雜物與高介電常數氧化層有擴散汙染等等，
傳統多晶矽導電閘極。在加上原子層沉積技術的使用，精準控制薄膜厚度、低缺
陷及高均勻性等優勢，讓氮化鈦在金屬閘極的研究中有很好的發展潛力。
而在上一章的實驗中，有探討過不同厚度氮化鈦金屬閘極在氧化矽 MOS 電
容元件上的功函數表現，發現氮化鈦薄膜在 6nm 以上的話，功函數表現趨近一
個定值，在 4.5eV 附近，而且我們也從文獻知道，氮化鈦金屬閘極的功函數和氮
化鈦及氧化層的介面有密切的關係，因此本章節想透過實驗降低氮化鈦薄膜的厚
度，進而了解氮化鈦薄膜在極薄(1nm 附近)的情況下，氮化鈦薄膜對功函數會有
甚麼樣的影響和表現，因為在 ALD 成長的初期，薄膜成長會相對於後期受動力
學的影響較甚，表面的吸附、脫附或成合的表現都會明顯改變介面的性質，也對
功函數有一定的改變。
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4.2 實驗步驟
4.2.1 超薄氮化鈦薄膜製程
實驗透過 RPALD （Cambridge NanoTech, Inc. FijiF202）成長氮化鈦薄膜金
屬閘極，主要方法與第二章的薄膜成長方式相同，都是利用 TDMAT 與氨氣電漿
作為前軀物，而 ALD 循環數控制在 10、20，成長出來氮氮化鈦金屬閘極厚度 1nm
與 3nm。和第三章相同是成長在由國家奈米元件實驗室(NDL, National Nano
Device Laboratories) 使用乾氧水平爐管製成的氧化矽氧化層上，氧化層則是成長
於 p 型矽晶圓(100)晶面上，主要結構示意圖如圖 3.1。
4.2.2 超薄氮化鈦金屬閘極 MOS 電容元件
這次一開始是使用和第三章相同的傳統黃光製程製作 MOS 電容元件，透過
旋轉塗佈正光阻，軟烤，曝光，顯影，硬烤，蝕刻，最後清除剩下的光阻，再使
用蒸鍍背電極鋁，完成簡單的 MOS 電容元件，流程圖如圖 3.2，但是在量測高
頻 C-V 時會發現，氮化鈦金屬閘極的厚度太薄，導致無法量測出正常的 CV 圖
形，也就不能進一步的計算出氮化鈦金屬閘極的功函數。
因此，透過改良的 MOS 電容元件製程，不使用傳統簡易黃光製程，而改使
用先在超薄氮化鈦薄膜，透過 shadow mask 利用濺鍍一層白金在氮化鈦，再使用
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蝕刻液，以去離子水和雙氧水及氨水配製(DI : H2O2 : NH3OH, 5:2:1)，完成 MOS
電容元件的正電極，最會一樣使用蒸鍍鋁金屬當作 MOS 電容元件背電極。如圖
4.1。
圖 4.1 Pt/TiN MOS 電容元件製作流程
4.2.3 超薄氮化鈦金屬閘極公函數測量
測量金屬閘極與氧化層結合後的功函數，我們需要透過量測 MOS 電容元件
的 VFB，如式子 3.2，透過量測不同厚度氧化矽 MOS 電元元件的高頻 C-V 圖形，
計算的到 VFB，接著以不同厚度氧化矽得到的 CET 與 VFB作圖，可得到一線性
圖形，由回歸線 y 軸，VFB軸，截距可得功函數差(ψms)，因為已知矽的功函數
ψs= 4.85eV，可以計算出超薄氮化鈦金屬閘極功函數ψm為何。
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4.3 實驗結果與討論
4.3.1 超薄氮化鈦/氧化矽金屬氧化物半導體
本次實驗透過成長 3nm 氮化鈦於氧化矽氧化層上，並使用傳統簡易黃光製
成，做出 MOS 電容元件，並希望透過高頻(100KHz)C-V 量測，計算測得超薄氮
化鈦/氧化矽 MOS 之 VFB，進而得到超薄氮化鈦在氧化矽上之功函數。但是結果
如圖 4.2 所示，超薄氮化鈦金屬閘極所量到的高頻 CV，都是雜訊，推測是 3nm
的氮化鈦金屬閘極金屬性不夠，導致 MOS 電容元件 CV 效應表現不出來，沒有
正常的 CV 圖形，並無法得到元件之 VFB，也就不能算出超薄氮化鈦金屬閘機在
氧化矽上的功函數表現。
圖 4.2 3nm TiN metal gate MOS CV 圖
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4.3.2 鉑/超薄氮化鈦/氧化矽金屬氧化物半導體
由 4.3.1 小節的實驗結果得知，直接成長超薄氮化鈦在氧化矽上作金屬閘極，
很難量測 MOS 電容元件的 CV 特性算出超薄氮化鈦金屬閘極的功函數。因此，
本小節的實驗改良 MOS 元件的結構，在超薄氧化鈦上多濺鍍一層白金，並且以
shadow mask 取代黃光製成完成鉑/超薄氮化鈦/氧化矽 MOS 電容元件。
圖 4.3 是白金/6nm 氮化鈦/氧化矽 MOS 電容元件的 VFB對 CET 作圖，由 y
軸截距-0.3678，可以計算出白金/6nm 氮化鈦結構的金屬閘極功函數表現為
4.48eV，與第三章實驗的 6nm 氮化鈦金屬閘極功函數為 4.47eV，沒有很明顯的
差異。圖 4.4 為白金/6nm 氮化鈦/氧化矽 MOS 電容元件高頻 CV 圖。
圖 4.3 Pt/6nmTiN MOS VFB與 CET 圖形
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圖 4.4 Pt/6nmTiN MOS CV
由白金/6nm 氮化鈦的實現發現，白金對氮化鈦在氧化矽的功函數影響不大，主
要影響功函數的還是在金屬閘極和氧化層介面性質。在加上純白金在塊材上的功
函數為 5.65eV，而實驗上，如圖 4.5，白金在氧化矽的功函數為 6.85eV，由此實
驗可以證明，超薄氮化鈦金屬閘極界面影響功函數較大。圖 4.6 白金/氧化矽 MOS
電容元件高頻 CV 圖。
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圖 4.5 Pt/SiO2 MOS VFB與 CET 的圖形
圖 4.6 Pt/SiO2 MOS CV
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經過以上兩個實驗後，了解白金主要提供導電的目的並不會對氮化鈦在氧化矽上
有太大的影響，主要改變功函數的是電極與介電層的介面，所以可以繼續探討在
超薄氮化鈦薄膜做為金屬閘極時，對功函數會有甚麼變化。
接著圖 4.7 是利用 ALD 成長 3nm 氮化鈦再濺鍍白金於氮化鈦上的氧化矽
MOS 電容元件的 VFB與 CET 關係，由 VFB軸截距-0.7106，可以計算出 3nm 氮化
鈦的公函數直為 4.13eV。由這個實驗可以發現，雖然氮化鈦的厚度在 6nm 以上
時，厚度與功函數的關係並不明顯，但是當氮化鈦的厚度在更薄時，金屬閘極與
介電層介面的改變，使的介面的 extrinsic states 更多，讓 fermi level pinning 效應
更明顯，氮化鈦的公函數也跟著改變。圖 4.8 為白金/3nm 氮化鈦/氧化矽 MOS 電
容元件高頻 CV 圖。
圖 4.7 Pt/3nmTiN/SiO2 MOS VFB與 CET 的圖形
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圖 4.8 Pt/3nmTiN/SiO2 MOS CV
而圖 4.9 是白金與 1nm 氮化鈦的金屬閘極在氧化矽 MOS 電容元件 VFB與 CET 表
現，由 VFB軸截距-2.6508，可以推算出 1nm 氮化鈦在氧化矽上的功函數為 2.19eV，
圖 4.10 為為白金/3nm 氮化鈦/氧化矽 MOS 電容元件高頻 CV 圖。
可以發現和 3nm 及 6nm 或更厚的氮化鈦金屬閘極都有很大的差異。會有比較大
的差異的原因，有可能是在 ALD 的製程中，剛開始幾個循環時薄麼需要有一定
的成核時間，所以在極薄膜的成長，只有幾個循環的製程成核的時間及機會比較
少，介面的 extrinsic states 會更多，讓氮化鈦的功函數更低[41]。
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圖 4.9 Pt/3nmTiN/SiO2 MOS VFB與 CET 的圖形
圖 4.10 Pt/1nmTiN/SiO2 MOS CV
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4.4 結論
在超薄氮化鈦金屬閘極的實驗，一開始想利用和第三章一樣簡單的黃光製程
製作 MOS 電容元件，研究氮化鈦金屬閘極的功函數，不過經過實驗發現在 3nm
的金屬閘極無法直接量到正常的 CV 圖形，所以延伸出在超薄氮化鈦上濺鍍一層
白金增加導電性，且經過實驗了解白金並不會對氮化鈦功函數有太大的影響，主
要功函數是受氮化鈦和介電層的介面有關。
在實驗的結果可以發現，雖然在 6nm 以上的氮化鈦金屬閘極的功函數與厚
度並無關，但是在 3nm 的氮化鈦金屬閘極開始有變化，且 1nm 的氮化鈦金屬閘
極有更大的變化，在實驗中也發現功函數值隨著厚度變薄有越來越小的趨勢，圖
4.11 是 30nm 到 1nm 氮化鈦金屬閘極的功函數變化。經文獻報導可以推測，主要
的功函數的變化和金屬閘極及借電層介面的影響比較大，當介面有比較多
extrinsic states 導致 fermi level pinning 效應更明顯，氮化鈦的功函數會往低的數
值移動。
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圖 4.11 不同厚度 TiN 與 work function 表現
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