第 5 章 半导体存储器
5.2 随机存储器RAM
注 解
5.1.3 存储器的分级组织结构
对存储器的要求是容量大、速度快、可靠性高、体积小、
成本低，但是目前任何一种存储器都无法同时满足上述要 求。
采用分级组织结构，结合几种存储技术，扬长避短
高速缓冲存储器 Cache：双极型超高速半导体存储器，
发挥速度快的特点；
辅助存储器：磁鼓、磁带、软盘、硬盘、光盘、U 盘，
利用大容量、低成本
主存储器：MOS 型半导体存储器，介于两者之间
（1）Cache——主存层次
协调 CPU 与主存在信息存取中的关系，该层次的管理、调度完全由高速辅 助硬件电路来实现。
（2）主存——辅存层次
辅存是外部设备的一部分，其编址与主存编址无关，且是由操作系统和辅 助软、硬件自动实现，对程序员来说是透明的统一的整体，即虚拟存储器（Virtual Memory）技术。
对主存——辅存层次的主要要求是容量要大
5.2 随机存储器RAM 5.2.1 RAM的分类
（1）双极型 RAM
用晶体管触发器作为基本存储电路，故存取速度高，但 功耗大，集成度较低。用作 Cache。
（2）MOS 型 RAM
MOS 管制成的 RAM，集成度较高而速度较低。
注 解
（3）静态 RAM（SRAM——Static RAM）
基本存储电路：MOS 管构成的 R‐S 触发器
SRAM 的特点：速度快，外围电路简单，集成度低，功 耗大。
（4）动态 RAM（DRAM——Dynamic RAM）
基本存储电路：MOS 管栅极—衬底间的分布电容 特点：定期刷新，集成度高，功耗低，速度慢，外围电 路复杂。
5.2.2 RAM的基本存储电路
（1）SRAM 六管静态基本存储电路 六管静态基本存储电路如图所示。
①X 地址译码线，也称 X（行）选择线，T5、T6 为行选门控管
②Y 地址译码线，也称 Y（列）选择线，T7、T8 为列选门控管，只有当外 部的地址选通信号（X 线和 Y 线）有效时，才选中此存储电路
③数据输入输出线 I/O
④数据输入输出线 I/O
（2）DRAM 单管动态基本存储电路
读出信号需放大，并且需要重新写入数据。
注 解
5.2.3 RAM的内部结构
RAM 的内部结构一般可分为存储体、地址译码器、输 入输出（I/O）和控制电路 4 部分
（1）存储体
存储体是存储器储存信息的主体，它由大量的基本存储 电路按一定的规则组合而成。
（2）地址译码
存储器中的每一个存储单元都有一个对应的地址 1）单译码方式
地址译码只使用一个译码器，译码器的一个输出端选择 一个存储单元（即一个字），故此输出线又称字线，一根字 线选择某个字的所有位。
采用单译码结构，n 根地址输入线经全译码有 2n个输出，用以选择 2n个字，
只用于小容量的存储器中。
2）双译码方式
将存储单元排列成矩阵形式，地址译码器分为 X 译码和
注 解
Y 译码
例如，有一片 1024×1 位的存储器芯片，需 10 位地址
（2
10
=1024）。单译码方式：1024 根选择线；
双译码方式：64 根选择线，（2
5
×25
=1024）
（3） I/O 和控制电路
I/O 电路处于数据总线和存储体单元之间。
双向的三态门电路
片选信号，写允许信号低电平有效 5.2.4 典型RAM芯片举例
（1）Intel 51256 SRAM 32K×8 位 SRAM
数据线：D
7
～D0
；地址线：A
14
～A0
（215
=32K＝32768）控制线：片选控制CE、输出允许OE和读写控制R/W。
（2）Intel 21010 DRAM 1M×1 位 DRAM。
1M＝2
20 注 解
10 根地址线 A
9
～A0
。RAS行选通信号：A
9
～A0
行地址锁存器；CAS列选通信号：A
9
～A0
列地址锁存器；数据线 Din：输入 Dout：输出
读写操作由WE
21010 芯片无专门的片选信号，一般用RAS (行选通信 号)作为片选信号。
5.2.5 RAM的新技术
（1）高速随机存储器 1）基于预测技术的 DRAM FPM‐DRAM
EDO‐DRAM
2）同步 DRAM（SDRAM‐Synchronic DRAM）
3）基于协议的 DRAM（DRDRAM‐Direct Rambus DRAM)
（2）多端口随机存储器（Multiport‐RAM）
5.3 只读存储器ROM