本節將介紹設計流程圖圖圖圖5.1中邏輯閘合成部份，除了合成出第四章實現的硬 體電路外，還使用SYNOPSYS公司所發展的軟體DFT Compiler軟體加入測試電路 到設計中，將在以下小節中介紹加入測試電路的重要性，以及合成電路的相關資 訊。
5.3.1 測試電路測試電路測試電路 測試電路
隨著VLSI 設計之高密度化，一個晶片含有上百萬個電晶體是十分常見的情 形。為了使晶片在生產後能夠具有容易測試的特性，所以在設計晶片時，需加入 額外的測試電路於設計中，以幫助簡化晶片測試的困難度。一般而言，測試電路 的加入技術可分成以下三種方法：Scan Path [21]、BIST [22]與Boundary Scan。
其中，Scan Path 就是在電路中額外加上SI ( Scan-in )、SE ( Scan-test )及SO ( Scan-out )腳，另外會在各個正反器( Flip-Flop )的輸入端插入適當的多工器如圖圖圖圖 5.5所示；當處在測試模式時，令每個正反器連接成為移位暫存器的構造，將事 先設計好的Test Patterns 從SI 輸入端依序位移到每一個正反器，之後切回正常模 式並等待正反器、鎖住( Latch )組合電路的輸出結果，然後，再切回到測試模式 將結果由SO 端輸出，並同時送入下一組Test Pattern，重複此動作測試完所有的 Test Patterns。
BIST 則是“Built-In Self-Test”之縮寫，意即“內建自我測試”，也就是在晶片 裡面內建樣本產生的電路和檢查結果的電路，使晶片本身具有自我測試的功能。
最後，Boundary Scan 則是將多個VLSI晶片組裝在一片基板上同時測試的技術，
目前已成為IEEE 的標準化規格。
由 SYNOPSYS 公司所發展的軟體 DFT Compiler 軟體，是一套整合在 Design Analyzer 中的一個功能( Function )，主要是協助設計者在電路中自動加入測試電 路，包含有掃描鏈( Scan-Chain )的合成。設計者只要下指令就能產生如圖圖圖圖 5.5.5.55.555 的 具有掃描( Scan )功能的正反器，並自動將全部置換後的正反器連結成移位暫存 器結構，並有 Autofix 工具可自動修改違反測試規則的部份，最後並提供錯誤涵 蓋率( Fault Coverage )的報告，若使用者滿意此時的錯誤涵蓋率後，便可以將設 計交由 TetraMAX 軟體自動產生 Test Patterns。
由 SYNOPSYS 公司所發展的軟體 TetraMAX，是一套可產生 Test Patterns 及 錯誤模擬( Fault Simulation )的軟體。使用者在操作此套軟體之前，需先準備好已 加入掃描鏈的硬體描述語言程式碼檔，及 SPF(STIL Protocol File)檔，輸入到軟體 中，即可對使用者電路的掃描鏈自動產生 Test Patterns。亦或可以把已存在的 Functional Pattern 輸入，用以求得該 Pattern 的錯誤涵蓋率。
表表表表5.2是採用本篇論文第四章的硬體實現架構透過Design Analysis合成後，再 由DFT Compiler自動產生加入測試電路於設計中，最後使用TetraMAX所做的測 試涵蓋率評估。下列介紹表表表表5.2中Fault Coverage與Test Coverage的定義，其中 posdet_credit內定值為50%，au_credit內定值為0%。
5.3.2 邏輯閘合成邏輯閘合成邏輯閘合成 邏輯閘合成
由SYNOPSYS公司所發展的Design Compiler軟體，主要是用來執行邏輯合 成( Logic Synthesis)工作，在Cell-Based Flow各個軟體工具中扮演著非常重要的 角色，透過Design Compiler可以將所寫好的RTL Verilog或是VHDL 程式碼轉 換成閘層級電路描述檔(Gate-Level Netlist)，此外還可以搭配現有的DesignWave Library來完成設計，以及設定限制( Constraints )來達成效能最佳化(Performance Optimization)。
利用Design Compiler軟體合成電路，藉由改變設計的條件與限制，讓合成軟
體編譯出最佳的閘層級電路描述檔，接著做考慮閘延遲時間的閘層級電路模擬，
重複以上模擬比對步驟至符合設計規格，到這裡完成前段晶片設計，軟體合成電
在clock = 168.96 MHz所合成出的各單元細部電路面積統計表。
Percentage of Chip
124,648
MAC (3) 63,318
Net 639,150 77.17%