以下將作細部電路描述，其內容包含：（1）取樣保持電路
（2）前置放大器 （3）第一級比較器 （4）第二級比較器
（5）數位編碼器 （6）時脈訊號產生器 （7）16X 時脈除頻器 4.1.1 取樣保持電路(Track and Hold circuit)
對於要操作在極高速下，取樣保持電路變成相當重要。使用追蹤保持電路改 善了類比數位轉換器的動態效能，藉由維持類比值，追蹤保持電路大幅改善了因 時脈到達比較器路徑長短不同所造成的時間偏移(skew)，亦不會被動態訊號的頻 率所影響，而造成的動態非線性情況。
圖 4.2為我使用的取樣保持電路架構[6]。它是使用 NMOS 來做為取樣開關，
來執行追蹤和維持的行為。此架構不同於一般的取樣保持電路，因為它多出了一 組複製的源極隨耦器(Source Follower)，這組電路主要的目的是提供給主電路基 底(body)的電壓，使主要的源極隨耦器電路的源極不會看到自己的基底端寄生電 容，因其非線性特性，往往會造成非線性失真，使取樣保持電路的線性度下降。
Vout
VINP VINN
CLK CLKB CLKB CLK
Replica follower scale factor : 5%
VDD VDD
圖 4.2 取樣保持電路
取樣保持電路主要的失真源有三個：（1）開關的電荷注入 （2）源極隨耦 器的非線性 （3）因為大訊號擺幅造成輸入電容和輸入訊號相關。
其中開關的電荷注入的問題，此架構是使用放置模仿開關(dummy switch)來 抑制。模仿開關是把汲極和源極接在一起，放置在取樣開關和取樣電容中間，如 此一來，就可以有效的抑制電荷注入和時脈饋入(clock feedthrough)所造成的電位 偏差。至於源極隨耦器的非線性現象克服方法是提供基底端一個跟源極一樣的電 位，此架構亦能達到此需求。而由第三個所引起的非線性現象克制的方法則是盡 量將輸入對的尺寸盡量縮小，而達到有效的抵制大訊號造成的輸入電容變化。
取樣保持電路為快閃式類比數位比較器設計的重要一環，以上所造成的失真 現象必須謹慎的考量，才能實現出效能良好的類比數位轉換器
4.1.2 前置放大器(Preamplifier)
前置放大器必須加在比較器前面有提供了類比數位轉換器許多優點，有共模 電壓抑制的效果，踢回雜訊(kick-back noise)的縮減，以及可以進行類比訊號處理，
如除去偏移誤差，電阻平均效果等。
VIN+ VREF+VREF- V 開關，這個前置放大器將沒辦法從大的過載恢復(overdrive recovery)中恢復，使 得無法順利進行下一筆資料的處理。
4.1.3 第一級比較器(First Comparator)
VDD
VOUT- VOUT+
VIN+ V
IN-CLK CLKB
CLK
M1 M2 M3 M4
M5 M6
M7 M8
圖 4.4 第一級比較器
如圖 4.4為我所使用的第一級比較器架構。這個電路包含了差動對 (differential pair)M1-M2，以及閂鎖對(latch pair) M3-M4，它們共享二極體形式 (diode-connected)負載 M5-M6.。至於 M7-M8用來切換電流流經差動對或是閂鎖對。
這個架構最大的速度限制在於它過載恢復快慢，所以我在輸出對中間插入重置開 關來使它不會受限於過載恢復。此架構的特色在於在重置模式(reset mode)的時候，
CLK＝1，使增益小於且接近一，也使頻寬比較大，但也會造成另外一個缺點，
就是它的偏移誤差(offset)沒有辦法因為大的增益來縮小，因此我在這一級也是使 用平均電阻串的方式來使偏移誤差平均掉，得到好的靜態效能。總而言之，使用 平均電阻串的方式可以使功率消耗和面積縮小，以及使取樣頻率增加，得到好的 效能。
我們使用過載恢復測試來驗證是否符合需求。過載恢復測試是指給輸入從 1/2 full-scale（-1/2 full-scale）和-1/2 LSB(1/2 LSB)中間跳動，如圖 4.5所示，輸 入過載測試訊號進去後，可以看出第二級比較器能夠正確判斷出位準，且呈現軌 對軌(rail-to-rail)之訊號。
圖 4.5 過載恢復測試
4.1.4 第二級比較器(Second Comparator) VDD
M3 M4
M5
M1 M2
VOUT+
V
OUT-CLK CLK
VIN+ V
IN-CLK
圖 4.6 第二級比較器
VDD
M3 M4
M5
M1 M2
CLK CLK
VIN+ V
IN-CLK
VDD GND
VDD
M3 M4
M1 M2
off off
off
圖 4.7 (1)重置模式 圖 4.8 (2)正反饋模式
圖 4.6為我所使用的第二級比較器架構圖。就如同前置放大器和第一級比較
器一樣，過載恢復(overdrive recovery)限制了高速類比速位轉換器的效能，所以 也是有使用重置開關加在其輸出的兩端。它的操作模式有兩種，一種為重置模式 (reset mode)，另一種為正反饋模式(regeneration mode)。在重置模式的時候，如
圖 4.7所示，它的放電比一般的比較器還要快，因它有兩條放電路徑。然而，在
正反饋模式的時候，如圖 4.8所示，雖然它看起來像是只有一條路徑，但此路徑 之電流為電流源的所有電流（M1流經電流源的所有電流），所以它正反饋的速 度能夠很快。
因為第一級比較器的輸出最小擺幅夠大，所以第二級比較器的輸入參考偏移 就沒有那麼重要了，其目的主要在於把第一級的輸出拉到更為軌對軌(rail-to-rail)，
才不會有比較器輸出之不穩定(meta-stability)的問題發生。
4.1.5 數位編碼器(Digital Encoder)
[溫度碼(thermometer code) =>葛雷碼(gray code) =>二進位碼(binary code)]
1 of n encoder
TSPC latch w/ AND logic
i+1 Quasi-Gray ROM
Encoder I (25-40)
Quasi-Gray ROM
Encoder I (16-24, 41-48)
Quasi-Gray ROM
Encoder I (1-15, TSPC latch w/ AND logic
TSPC latch w/ AND logic
Quasi-Gray ROM Encoder II
TSPC D F/F
TSPC D F/F
Two stage quasi-Gray encoder
Gray-to-Binary encoder
Thermometer code
TSPC
Gray-to-Binary encoder
CLK/16
可能會判斷為 111111，造成嚴重的突波(glitch)，對於效能會大打折扣。
4.1.6 時脈訊號產生器(Clock Generator)
在快閃式類比數位轉換器的操作下，時脈到達每區塊的時間盡量要一樣，所 以時脈訊號產生器最好能放置在晶片中間的位置，才能將延遲縮到最小。因為高 速，訊號產生器無法產生如此快速的時脈訊號，所以必須設計在晶片上由內部產 生。
sine input (0° phase)
50Ω
CLKB
(T/H, preamp, first comp, Second comp , digital block )
CLK (T/H, first comp)
common-mode
50Ω sine input
(180° phase)
圖 4.10 時脈訊號產生器
圖 4.10為我們所使用的時脈訊號產生器，由相位 0 度以及 180 度正弦波灌
入以及，經由兩次的反向器可以得到時脈訊號 CLK 和 CLKB。反向器的尺寸決 定是由看要推多少負載而決定的。而圖 4.10內之電阻五十歐姆主要是防止訊號 反射的發生。
4.1.7 16X 時脈除頻器(16x Clock Divider)
F/F F/F F/F F/F
D Q D Q D Q D Q
Q_b Q_b Q_b Q_b