2.3 下鏈路同步程序
2.3.2 頻率估計與頻率補償
在 W-CDMA 系統因傳送端和接收端頻率振盪器的頻率不同或都卜勒效應所造成的頻 率偏移，使得在接收端會使得訊號的極性會一直改變，進而降低系統效能。在本報告中，
吾人利用DPCCH，因為 DPCCH 中含有已知之引導符元 A，由於頻率偏移之影響，解展頻 後之引導符元中含有頻率偏移項，為頻率偏移，為初始相位。吾人可以利用此符元讓頻率 估計器換算出頻率偏移值，首先，將引導符元延遲時間Ts後得到P1，取共軛複數與當時之 引導符元P2相乘Tc為碼片時間，n 為 DPCCH 之展頻因數。取出相位部分吾人可以發現相 位差與頻率差有關，將此相位差除上延遲時間Ts之後，可以得到所需之頻率偏移，其推導 如下列式子：
( ) ( )
3GPP 規格書規定使用之通道編碼的方式為迴旋碼編碼及渦輪碼(turbo code)編碼，其 中迴旋碼是規定必要使用的通道編碼方式，目前吾人所使用的通道編碼方式是採用迴旋碼 編碼，編碼率是1/3，限制長度(constraint length) 是 7，狀態(state)數目為 64，編碼器及解 碼器以FPGA 實現，由於此架構的狀態數目非常多，在解碼器的電路設計上，必須就硬體 架構及解碼速度上求出平衡點，硬體架構可以規劃成使用許多套類似的硬體同時做許多個
狀態的運算，使解碼速度加快，也可以只用一套硬體依序處理每個狀態的運算，可以使硬 體縮小，但是解碼速度也比較慢。目前吾人採用的方式是由許多套的硬體平行處理不同狀 態的運算，才能符合高速下鏈系統所需求的傳輸速度。
Transmitter
Aptix MP3C Channel
15.36 MHz
15.36 MHz 15.36 MHz
圖2.1 MISO W-CDMA 高速下鏈硬體架構圖
圖2.2 MISO W-CDMA 高速下鏈基頻發射機之系統方塊圖
Traffic Channel
Encoder
Puncture Inteleaver Demux
STBC ∑ ∑ Channel ⊗
1
圖2.3 MISO W-CDMA 高速下鏈基頻接收機之系統方塊圖
Filter MF
Code
Space Time Block Decoder
(STBD) Timing
Tracking data bit
Spreading Code
Data
Spreaded Data
圖2.5 3GPP 下鏈路 DPCH 訊框與時槽架構圖
1 frame = 38400 chips
DPCCH
1 frame = 38400 chips
DPCCH
time slot = 2560 chips
frame = 10ms, 38400 chips
圖2.7 資料通道之空－時區塊編碼圖(1) Source data
圖2.9 LOS 之角度響應圖
圖2.10 第一條路徑之脈衝響應圖
圖2.11 LOS 之脈衝響應圖(1)
圖2.12 LOS 之脈衝響應圖(2)
圖2.13 NLOS 之角度響應圖
圖2.14 第一條路徑之脈衝響應圖
圖2.15 第二條路徑之脈衝響應圖
圖2.16 NLOS 之脈衝響應圖(1)
圖2.17 NLOS 之脈衝響應圖(2)
三、快速雛型發展系統設計流程介紹
3.1 Aptix 快速雛型發展平台與 Explorer 軟體
吾人在MISO W-CDMA 高速下鏈硬體的收發機開發過程中，採用『可程式化設計之 快速雛型通訊系統』Aptix MP3C 為發展平台[16]，搭配Aptix Explorer 軟體和 Agilent 16702B 邏輯分析儀(Logic Analyzer, LA)完成系統架構(圖3.1)。MP3C(圖3.2)為一具有高度整合性 的發展平台，可搭配多種不同功能之模組，如 FPGA、DSP、ASICs、ARM 微控制器等模 組，以便達到快速系統開發的目的；除此之外，只要能符合MP3C 硬體平台規格，亦可以 設計專用的模組應用於此系統，如MISO W-CDMA 硬體平台中所使用的’C6701 EVM DSP 及USB 2.0 模組，皆非 Aptix 公司所製作，而是由本實驗室自行開發符合 MP3C 的規格。
因此，MP3C 對於複雜的數位系統，亦或利用 FPGA、PLDs 所設計的 ASIC 可以提供完整 的系統模擬及驗證環境。
3.1.1 MP3C 系統架構
MP3C 為 Aptix 公司所推出的 MPx 快速雛形發展平台系列產品，其硬體架構主要分為 幾個重要的區塊：
1. 微處理機：主要負責管理整個平台的運作及載入 FPGA 檔於系統中。
2. 時脈產生器：提供系統的時脈(Clock)，最多可外接 8 組不同的時脈。
3. FPCB(Field Programmable Circuit Board)：模組可放置的區塊。
4. FPICs(Field programmable Interconnect Components)：管理模組間的繞線。
5. I/O 匯流排：提供 MP3C 與外界溝通的橋樑。
FPCB 為可程式化大型電路板，其中共有 3520 個 freehole，freehole 表示為一根模組 可外接的腳位，模組可安插於freehole 上。MP3C 的 freehole 主要分為三種：
1. 特殊腳位(special pins)：負責模組電壓與系統時脈。
2. 可 交 換 式 腳 位 (swappable pins) ： 提 供 模 組 輸 出 腳 位 ， 其 訊 號 電 氣 規 格 為 TTL(Transistor-Transistor Logic)之輸出入位準。
3. 輸出入腳位(I/O pins)：提供 freehole 與 MP3C 外部匯流排之連結。
FPIC 為可程式化繞線晶片，一共有三顆，每顆 FPIC 都有 1024 根 I/O 的腳位，負責 freehole 之間的繞線(圖3.3)，使得各個模組間可達到雙向溝通的目的。
3.1.2 Aptix Explorer設計流程介紹
Aptix Explorer 軟體為一整合了 MP3C FPCB 和邏輯分析儀(LA)，提供吾人一套快速驗 證系統，以達到快速開發及偵錯的目的，以下為系統設計及驗證流程如：
1. 使用 EDA (electronics design automation)工具如 Xilinx Foundation、ModelSim 等軟
體，撰寫硬體描述語言，並合成為邏輯電路的描述檔案，如.xnf 或.edif 檔。
2. 匯入設計檔(import netlist file)：將在 PC 端所編譯好的.edif 檔，上傳至工作站，其 中必需要有二種的.edif 檔。一種是 MP3C 各模組間拉線的 top.edif 另一種則是各 模組內部行為及連線的design.edif
3. 匯入 pinmap 檔案(import pinmap file)：pinmap 檔的內容主要是設定在 MP3C 上，
各模組腳位的定義與各模組所使用的套件。
4. 設定 FPCB 的參數(setup FPCB parameter)：這個步驟是為當所有的模組都已經匯 入定義好後，設定模組的電源線(power)、接地(ground)及 FPGA 的限制(FPGA constraint)及時脈(clock)的腳位
5. 版面配置(board placement)：設定模組在 FPCB 上所放置的位置。
6. 編譯(compile)：此時 Explorer 會幫我們呼叫 Xilinx ISE 的軟體作 FPGA 配置和繞 線(place & route)的動作。
7. 探查設定(setup probe)：把欲觀察分析的訊號線拉出。
8. 下載除錯(download & debug)：將程式下載至 MP3C FPCB 平台上之 FPGA 和邏輯 分析儀，並利用邏輯分析儀觀察訊號的波形，做為系統驗證及除錯。
3.2 FPGA 電路設計流程
3.2.1 FPGA介紹
科技的快速發展，進一步帶動半導體技術之成長。從早期的由數個電晶體及電阻所構 成之積體電路，進步到數仟個電晶體的LSI (large scale integrated)，再進步到數十萬甚至數 百萬電晶體的VLSI (very large scale integrated)。目前可程式化數位邏輯元件分為可程式邏 輯元件(programmable logic device, PLD)和場式可程式閘陣列(field programmable gate array, FPGA)兩大類。其中 FPGA 依其構造可大致分成 3 類：
1. 查表型(look up tables, LUT)：Xilinx, Altera, AT&T 2. 多工器型(multiplexer type, MPX)：Actel, Quicklogic 3. 電晶體陣列型：Cross point
若以規劃架構可分為：
1. SRAM：Xilinx, Altera, AT&T, Atmel 2. Anti-fuse：Actel, Cypress, Quicklogic
其中，SRAM 類型的 FPGA 具有可重複程式化的優點，適合用於實作邏輯設計與功能 性驗證。而 Anti-fuse 由於具有一次燒錄(OTP)特性，在保密性上提供較佳保護，但也因此 無法重複修改。
與ASIC (Application Specific Integrated Circuit)相較之下，FPGA 雖具有可程式化之特 性及較高的整合度及可適性，但其速度上仍明顯輸於 ASIC。但隨著半導體製程技術的進 步，FPGA 不論在性能上和單位面積邏輯閘數目上都有逐漸向 ASIC 逼進之趨勢，且由於
近年來多媒體、電子通訊與網路應用市場的蓬勃發展，可程式化和整合性較高的FPGA 逐 漸受到巿場的重視。
3.2.2 FPGA電路設計流程
在設計 FPGA 的工具中，吾人採用 Xilinx Foundation 為開發軟體，其中 Xinlinx Foundation 所內建的 Core Generator 可產生 Xilinx 公司所提供之內建元件，如記憶體、加 法器、乘法器等，可以加速吾人開發的時間，提供了硬體設計的方便性，以下就是 FPGA 電路的設計流程(圖3.4)：
1. 設計輸入(design entity)：Xilinx Foundation 提供了三種設計的方式為：
(1) HDL Editor：輸入硬體描述語言，如 VHDL、Verilog 等
(2) Schematic Flow：直接用內建的電路畫出電路之邏輯方塊，這種設計方式較直 觀且簡單，且內建許多完整的電路，如多工器、乘法器等，適合較簡單的電 路來使用。
(3) FSM Flow：使用時態關係圖(state diagram)，軟體會自動合成相對應之邏輯電 路，特別適用於控制器(controler)的實現，如記憶體控制器。
2. 合成電路(synthesis circuit)：將設計輸入之行為描述(behavior description)電路轉換 成RTL(Register Transfer Level)電路。
3. 功能模擬(function simulation)：驗證合成的 RTL 的邏輯功能是否正確，在此並未 考慮到FPGA 內部訊號的傳遞延遲(transmit delay)。其驗證的方式可用硬體描述語 言 撰 寫 測 試 平 台(test bench) 或 者 是 用 Xilinx Foundation 內 建 的 波 形 模 擬 器 (waveform simulator)來觀察功能是否正確。
4. 電路驗證(implementation)：主要的功能是將 RTL 電路描述編譯成實際電路的佈 局，必需經過Translate、Mapping、Place & Route、Timing 與 Configure 等五個步 驟來完成：Translate 是將 Design entity 轉成 FPGA 的格式；Mapping 是將 Translate 後的格式最佳化，再映射成FPGA 元件內部的格式；Place & Route 將 Mapping 出 的格式作最佳擺設與繞線；Timing 是依照 FPGA 內部元件之特性，估出所有元件 的延遲時間；Configure 是將 Place & Route 後元件擺設位置及繞線方式轉換成可 燒入FPGA 格式的檔案。
5. 時序模擬(timing simulation)：考慮實際訊號在邏輯閘間的延遲效應，使得電路行 為表現更符合實際的情形，根據吾人所選擇之FPGA 晶片來加入該特性參數，如 長距離繞線之延遲時間，一般而言，時序模擬結果會和實際晶片上之結果相同。
6. MP3C/Aptix Explorer：於 PC 端驗證完所設計的電路後，即可將設計依 3.1.1 節所 描述的流程，將設計置於MP3C 系統進行驗證。
3.3 TMS320C6701 DSP 簡介
在數位時代的來臨，通訊技術及DSP 的發展迅速，在通訊系統中 DSP 已成為已成為 不可或缺的工具，主要是因為其程式開發容易且易於實現複雜度較高之演算法，以逹到即 時訊號處理的目的。目前吾人所使用的DSP EVM 模組之核心處理器是由德州儀器公司所 出的 TMS320C6701 DSP[17]-[21]，透過此模組吾人將與 FPGA 分工處理，以實現 MISO W-CDMA 高速下鏈硬體電路。在本章中，吾人將介紹此 DSP 之結構、記憶體及周邊元件 等三部分。
3.3.1 TMS320C6701 DSP CPU 結構
TMS320C6701 DSP 為一顆浮點數運算(float point)的數位訊號處理器，採用 VelociTI VLIW(Very Long Instruction Word)CPU 架構之浮點數運算器。內建有 8 組功能單元(function unit)及 2 組暫存器(register)，其功能介紹如下(圖3.5、圖 3.6)：
1. .M 單元：乘法器，提供兩個 16-bit 變數相乘，其輸出為 32-bit。
2. .L 單元：加法器，提供變數之加、減法，和邏輯運算功能，如 AND、OR 和 XOR。
3. .S 單元：提供位元移位(bit shift)及分枝程式碼執行(branch)之功能。
4. .D 單元：負責資料在記憶體與一般暫存器間之存取，提供線性定址(linear-addressing) 和環狀定址(circular-addressing)模式。
一般暫存器主要是提供功能單元暫存變數空間，.M1、.L1、.S1 及.D1 共用一般暫存 器A 之空間，.M2、.L2、.S2 及.D2 則共用一般暫存器 B 之空間。
3.3.2 TMS320C6701 DSP 記憶體分配
‘C6701 DSP 使用 32 位元之位址線，理論上可定址至 4G Bytes 之記憶體，其規劃如 圖3.7，包含了大小皆為64k bytes 的內部程式記憶體(internal program memory)及內部資料 記憶體(internal data memory)，‘C6701 對內部程式記憶體之使用提供二種方法，一是映射模 式(mapped mode)，另一種為快取模式(cache mode)，由程式記憶體控制器(Program Memory Controller, PMEMC)來決定何種操作模式，以下為此二種模式之討論：
1. 映射模式：吾人可定義兩個記憶體區塊為程式記憶體，當定義成 Map 0 時，從 0x01400000h 至 0x0140FFFFh 為程式記憶體，而定義成 Map 1 時，從 0x00000000h
1. 映射模式：吾人可定義兩個記憶體區塊為程式記憶體，當定義成 Map 0 時，從 0x01400000h 至 0x0140FFFFh 為程式記憶體，而定義成 Map 1 時，從 0x00000000h