2.2.1 快閃式架構：
快閃式架構的類比數位轉換器是目前最快速最簡單的類以數位轉換器架構 [3]，如圖 2.4 所示：
圖 2.4 快閃式類比數位轉換器架構
在快閃式(flash)類比數位轉換器中，類比的輸入訊號直接由轉換器的輸入端 輸入， 透過整個比較器陣列比出相對應的位階大小，而整個比較器陣列的參考 電壓準位由電阻分壓所決定；每一個輸入訊號只須經過一個時脈週期就可以被轉 換完成，所以通常快閃式類比數位轉換器很容易可以操作在較高的速度。舉例來 說，由於快閃式類比數位轉換器的輸入是採平行的方式輸入到各個比較器，因此 一個 N 位元解析度的快閃式類比數位轉換器就須要 2N-1 個比較器以及足以產生 出 2N-1 個參考電壓的電阻串列，這樣一來，一旦我們想要得到更高的解析度，
比較器的數目就會呈 2 的冪次方急速成長，造成硬體成本的提高。雖然快閃式類
比數位轉換器的架構簡單又擁有高速操作的優點，但其同時也有著許多的限制與 缺點：首先由於快閃式類比數位轉換器所須要的比較器數目會隨著其解析度的提 高而急速劇增，造成過大的晶片面積，大大提高製作成本；除此之外大量的硬體 須求也使得消耗功率跟著往上激增，再者由於輸入端並聯大量的比較器，導致前 端的取樣電路有很大的輸出負載，在高速的操作頻率之下，輸入端就必須有很大 的輸入驅動電流才足以使電路正常工作。另一方面，限制整個類比數位轉換器精 準度還有兩個問題：第一，決定參考電壓的電阻串列很可能因為彼此間的不夠單 一性而造成參考準位的不準確，當解析度須求越高時這個影響就會越嚴重。第 二，因製程飄移所造成比較器的偏移電壓亦會影響整個類比數位轉換器的輸出結 果。例如，對一個類比輸入為 2V 而言，若要達到 10 位元的解析度，則每個位 階的差異僅僅只有 2mV，無論是 bipolar 或是 CMOS 製程的比較器都很難達到這 樣的要求。綜合以上的限制與缺點，一般而言，快閃式類比數位轉換器的準確度 往往不會超過 8 位元。
2.2.2 半域轉換架構：
圖 2.5 半域轉換類比數位轉換器架構
圖 2.5 所示為半域轉換(subrange)架構的類比數位轉換器架構圖。為了改善快 閃式類比數位轉換器須要過多的比較器所產生的限制，衍生出了半域轉換架構的 類比數位轉換器；一個半域轉換架構的類比數位轉換器包含了 2N個電阻，2N/2-1 個比較器，以及伴隨在每個電阻旁的切換開關。首先取樣電路對輸入訊號作取樣 並將取樣值交給第一組量化器(coarse comparator)作量化，並輸出表示 MSB 的幾 個位元；而第一組量化器的比較準位則是由 2N個電阻中的 2N/2個階段所決定。
接下來再經由先前輸出的 MSB 位元透過切換開關來定義第二組量化器(fine comparator)的比較準位，剩下的 LSB 位元將會被比較決定出來。
半域轉換架構減少了電路所須的比較器個數，不過卻也增加了許多的切換開 關，對於輸入端來說也造成了相當大的負載，依然無法將精準度做到太高。
2.2.3 雙步驟架構：
圖 2.6 雙步驟類比數位轉換器架構
圖 2.6 所示為雙步驟(two-step)架構的類比數位轉換器架構圖[4][5][6]。類似 於半域轉換架構的精神，將原本快閃式架構中每筆資料只須一個時脈週期來處理 延長為兩個時脈週期，減少一半的比較器數量。一個雙步驟架構的類比數位轉換 器包含了一個取樣並保持電路、兩組量化器、數位類比轉換器、減法器和乘法器。
首先，取樣電路對輸入訊號作取樣並交給第一組量化器作量化，第一組量化器的 輸出碼字決定了數位類比轉換器的輸出，再透過減法器得到數位類比轉換器的輸 出以及取樣值的差值，這個剩餘值(residue)將會被乘法器放大回原本的比較範 圍，以供給第二組的量化器作量化。
2.2.4 多階管線化架構：
圖 2.7 管線化類比數位轉換器架構
圖 2.7 所示為管線化架構的類比數位轉換器架構圖。每一個轉換位階包含了 取樣電路、N 位元的量化器、以及乘法器和減法器，其轉換機制相同於雙步驟的 架構，差別僅在於管線化架構將整個轉換過程細切成更多級，每級前端都有取樣 電路對上一級的剩餘值作取樣。而每一級的數位輸出將會因延遲時間的不同經過 不同的延遲暫存器，接著再利用數位校正電路將各級的數位輸出碼字合併為一個 碼字輸出，改善了雙步驟架構產出率(throughput rate)太低的問題，同時提高電路 中各級比較的偏移電壓容忍度，在花費合理的晶片面積和功率之下，較容易達到 高速、高精準度的須求[7][8]。
2.2.5 平行管線化架構：
圖 2.8 平行管線化類比數位轉換器架構
圖 2.8 所示為平行管線化架構的類比數位轉換器架構圖。為了更進一步提升 管線化架構類比數位轉換器的操作速度，於是提出了平行管線化架構，利用分時 多工的想法來實現，換句話來說，理論上每增加一組的電路硬體，就可以使轉換 速度提高一倍。不過在實際的設計上，平行管線化架構仍有其主要的限制：第一，
不同通道間的時序不一致(timing mismatch)會使得取樣點有偏差，造成頻譜上的 響應受影響，在高精確度的應用時，這個影響就會更嚴重，而且時序的不一致是 不能避免的，因為時脈的分佈對各個通道而言本來就很難完全對稱。第二，各通 道間的剩餘值放大器增益不一致(gain mismatch)將會產生固定型式的雜訊，減低 電路的精準度[10][11]。