本研究主要目的是開發一創新的高效率精微放電加工電源，首先以電路 模擬程式，將構思的放電電源進行驗證，確認電源是否達本研究構思之波列 形式。同時，運用 QuartusⅡ軟體撰寫 VHDL 硬體語言，傳輸至 FPGA 控制 板(Altera DE0)中，經運算後，輸出所需邏輯訊號。透由電晶體驅動電路，
將 FPGA 控制板訊號放大，提升至可控制電晶體電壓。將設計完成的 FPGA 控制板、電晶體驅動電路和電晶體連接，並以電晶體做為開關元件，使電源 中的電容，在不同時間中做充電與放電動作，再經由放電實驗測試，使放電 加工電源達穩定的加工。本研究依電路特性，將創新放電加工電源命名為多 重「電阻-電容」放電電源(Plural Resistance-Capacitance power source, plural RC power source)，其設計流程如圖 4-1 所示。
圖 4-1 多重「電阻-電容」放電加工電源之開發流程
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4-1 多重「電阻-電容」放電電源之電路設計
在精微放電加工過程中，常運用「電阻-電容」放電電源加工，因該電源 具有高脈衝能量與窄脈衝寬度的特性，使每發放電加工範圍變小，適合用來 加工微小零件或微細穿孔加工。但因「電阻-電容」放電電源須等待迴路中 的電容充滿電荷，方可進行放電，這造成了小的衝擊係數，使切割進給率降 低。為此，本研究提出一種創新的放電加工電源，其波形不僅可具有高峰值 電流、窄脈衝寬度，更擁有高頻率的脈衝。圖 4-2 所示為本研究所設計之多 重「電阻-電容」電源方塊圖。為達到上述要求，本研究首先以一組「電阻-電容」放電電源作為基礎，外加多組「電阻-電容」放電電源。為有效控制 充/放電時間，實驗將電路分為兩部分，一為充電端，負責對電容充電；另 一為放電端，負責將充滿電容的電荷釋放出來，以達到放電加工目的。迴路 中的電晶體係作為「開」及「關」的元件，並透由高頻驅動脈衝訊號，進行 高頻「開」及「關」動作，以控制各電容的充放電時機。其中，由 Q1電晶 體及 Q2電晶體負責控制 C1電容器的充放電時機；Q3電晶體及 Q4電晶體負 責控制 C2電容器的充放電時機；Q5電晶體及 Q6電晶體負責控制 C3電容器 的充放電時機；…；Q2n-1電晶體及 Q2n電晶體負責控制 Cn電容器的充放電 時機。Q2n-1電晶體是控制電容器充電的時間；Q2n電晶體是控制電容器放電 時間(n 為非 0 的正整數)。
圖 4-2 多重「電阻-電容」電源設計方塊圖
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PSPICE 中 IRF150 的開關裝置與系統所需電晶體性質相似，其電晶體具有高 的耐壓強度與快的開關切換速度，並以此元件進行模擬。 Parameter Test Conditions Max. Unit
td(on)
(Turn-Off Delay Time) 170 tf (Fall Time) 130
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圖 4-3 多重「電阻-電容」電源 (PSPICE 設計)
圖 4-4 多重「電阻-電容」電源 V-T
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4-2 多重「電阻-電容」放電電源之脈波控制訊號設計
本研究經模擬後，可知，所設計之放電電源具有高度可行性，因此，依 規劃進行下一程序設計。依上述電路方塊，利用電腦作為終端控制器，運用 電腦書寫程式，輸入可程式數位邏輯編輯器中，以產生所需之訊號。
本研究以 FPGA 控制板為 MOSFET 開關時序的控制板，圖 4-5 所示為 此控制板的內部結構，此板具有 50MHz 晶體振盪器，可做時序控制基準，
並配合 Quartus II 編輯軟體，撰寫 VHDL 語言，編輯所需時序脈衝波列。
圖 4-5 FPGA 控制板內部方塊圖
本研究以 VHDL 語言，撰寫出所需時序脈衝。撰寫方式是利用 FPGA 控制板中時脈振盪器所產生的固定脈衝作為基準，進行時間計數，以時脈振 盪器一個脈衝為計數次數 1、兩個脈衝計數次數 2，以此類推。在 VHDL 語 言撰寫中，一開始需定義出本次撰寫的程式中，所有輸入與輸出訊號源。依 所需，本研究將輸入訊號源定義為 FPGA 控制板中，時脈振盪器所產生之脈 衝，而輸出訊號有 Q1, Q2, , … , Q2n-1, Q2n，分別與所設計之電源位置一樣，
Q1電晶體與 Q2電晶體控制 C1電容；Q3電晶體與 Q4 電晶體控制 C2電容；
Q5電晶體與 Q6電晶體控制 C3電容；…；Q2n-1電晶體及 Q2n電晶體控制 Cn
電容。Q1, Q3, Q5, … ,Q2n-1為充電端控制源、Q2, Q4, Q6, …, Q2n為放電端控制 源，完成制定訊號源後，進行控制編輯，如圖 4-6 所示。
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圖 4-6 多重「電阻-電容」之脈波訊
號與間隙電壓電流示意圖 圖 4-7 電晶體控制訊號的模擬圖
一開始令所有輸出源處在所需開(1)跟關(0)位置，如 Q1=1, Q2=0, Q3=1, Q4=0, Q5=1, Q6=0，其後，當計數次數到達所需之次數時，並令某一訊號作 1 或 0 的動作，如當計數次數至 200 時，並令 Q1為 0；當計數次數至 225 時，
並令 Q2為 1；當計數次數至 425 時，並令 Q2為 0；當計數次數至 450 時，
並令 Q1 為 1，由此類推。其中計數次數需依照電容的充電時接來計算，其 計算如式 4-1[6]所示：
= × ⁄
= − ⁄ ≅ . (4-1)
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圖 4-8 K 值曲線對照表[6]
上式中，τN：充電時間, C：電容, R：電阻, ED：放電電壓, E0：電源電 壓, K 為自然對數曲線，範圍從 0.5 至 1，常用值為 0.8，如圖 4-8 所示。當 電容值較大時，充電時間需較長，此時，Q1, Q3, Q5, … ,Q2n-1的計數次數相 對也需較多；但放電加工時，放電時間只需少許時間，因此 Q2, Q4, Q6, …, Q2n
放電控制源則不需做時間計數次數的更換。依上述之方法，撰寫出所需之 程式，如附件 1 所示。本研究先以 3 組「電阻-電容」進行設計，並運用 Quartus II 編輯軟體內部模擬器模擬，圖 4-7 為電晶體控制訊號的模擬圖，
圖 4-9 為電晶體控制訊號的 FPGA 之實際波列(由示波器測得)。
圖 4-9 FPGA 控制板產生之實際波列
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依本研究之多重「電阻-電容」電源設計，以 3 組「電阻-電容」為例，
可將整個電路依時序細分為三個子迴路，其電源運作流程如下說明：
圖 4-10 與圖 4-11 為多重「電阻-電容」放電電源中，電容 C1的放電示 意圖與波列圖。由圖 4-11 方框所括弧的區域可知，電容 C1先行放電，此時，
電晶體 Q2 打開(ON)，其餘關閉(OFF)，以免電容 C1 的電荷被回充至電容 C2及 C3。同時間，充電端 Q1電晶體關閉，以免電容 C1放電時，使用到 C2
與 C3中的電容，並使 C2與 C3充飽電荷，等待下次的放電。
圖 4-10 多重「電阻-電容」放電電源 之 C1電容放電加工示意圖
圖 4-11 多重「電阻-電容」放電電源 之 C1電容放電波列圖
圖 4-12 與圖 4-13 為多重「電阻-電容」放電電源中，電容 C2的放電示 意圖與波列圖。由圖 4-13 方框所括弧的區域可知，電容 C1放電完成後，接 續 C2放電，此時，放電端電晶體 Q4打開，其餘關閉，以免電容 C2的電荷 被回充至電容 C1及 C3。同時間，充電端 Q3電晶體關閉，以免電容 C2放電 時，使用到 C1與 C3中的電容，並使 C1與 C3充飽，等待下次放電。
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圖 4-12 多重「電阻-電容」放電電源 之 C2電容放電加工示意圖
圖 4-13 多重「電阻-電容」放電電源 之 C2電容放電波列圖
圖 4-14 與圖 4-15 為多重「電阻-電容」放電電源中，電容 C3的放電示 意圖與波列圖。由圖 4-15 方框所括弧的區域可知，電容 C2放電完成後，接 續 C3放電，此時，放電端 Q6電晶體打開，其餘關閉，以免電容 C3的電荷 被回充至電容 C1及 C2。同時間，充電端 Q5電晶體關閉，以免電容 C3放電 時，使用到 C1與 C2中的電容，並使 C1與 C2充飽，等待下次的放電。
圖 4-14 多重「電阻-電容」放電電源 之 C3電容放電加工示意圖
圖 4-15 多重「電阻-電容」放電電源 之 C3電容放電波列圖
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阻-電容」放電電源組數，圖 4-16 為本研究所設計的 3 組「電阻-電容」放電 電源方塊圖，圖 4-17 為焊接電路圖。
表 4-2 本研究所用之電晶體時序範圍
Parameter Test Conditions Max Unit td(on)
(Turn-On Delay Time) VDD = 120 V ID=23 A RG=0.117 Ω
VGS=±20 V
15 tr(Rise Time) 67 ns
td(off)
(Turn-Off Delay Time) 51
tf(Fall Time) 51
圖 4-16 多重「電阻-電容」方塊圖 圖 4-17 多重「電阻-電容」實體圖
4-3-2 電晶體驅動電路設計
本研究運用 FPGA 控制板產生高頻放電時序控制訊號，進行電晶體開關 的控制，以達所需之目的。而本研究之 FPGA 控制板所產生的高頻放電時序 控制訊號，其電壓約在 4V-5V 之間，輸入至電晶體中，並無法直接使電晶體 達到切換效果，為此，本研究另外設計一組電晶體驅動電路，使高頻放電時 序控制訊號電壓提升至 10V，以達電晶體控制所需。圖 4-18 為電晶體驅動 電路的細部設計。本研究將可程式數位邏輯編輯器所產生的高頻放電時序控
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制訊號，輸入至光耦合器中，以便隔絕放電加工過程中所產生的雜訊，並保 護前端編輯器不受放電加工的影響，其電路圖如圖 4-19 所示。高頻放電時 序控制訊號經電壓放大後，轉成高頻驅動訊號，可用於驅動多重「電阻-電 容」放電電源中的電晶體，以達控制多重「電阻-電容」放電電源工作頻率，
圖 4-20 為高頻放電時序控制訊號經放大後波形圖，可將其訊號放大至 10V 以上，以達控制電晶體之功效。
圖 4-18 電晶體驅動之方塊圖 圖 4-19 電晶體驅動之電源圖
圖 4-20 經電晶體驅動電路放大後的三重 RC 放電波形訊號
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4-4 多重「電阻-電容」放電電源測試
本研究將多重「電阻-電容」放電電源與電晶體驅動電路相連接，並配合 FPGA 控制板，形成所設計的多重「電阻-電容」放電加工之電路系統，針對 低熔點金屬鋁合金，高導電率材料銅合金，以及難切削材料碳化鎢、導電陶 瓷與含硼聚晶鑽石，以不同的微細放電迴路設計，進行切割效率比較。雖然 不同材料具不同熔點與不同電導率，放電過程中，突破絕緣的電壓亦隨之不 同，不過其差異性都非常小，為使實驗結果可進行比較，本研究將開路電壓 均設為 100V，以利完成後續實驗及切割效率比較。
4-4-1 多重「電阻-電容」放電電源之限流電阻實驗
在單「電阻-電容」放電電源中，電容主要功能在於儲存能量；而電阻用 於限制電流大小；但在多重「電阻-電容」放電電源中，電阻作用除具備限 流功能外，更具抑制突波發生的效果。本研究所用放電加工電源，最大電壓 100(V)、最大電流 1(A)，其餘放電參數如表 4-3 所示。首先，以一組單「電 阻-電容」放電電源對 100Ω、200Ω 及 300Ω 的電阻進行測試，並運用電路短 路量測出最大對應的電流值，結果如圖 4-21 所示。在每一電源中，都會因 電線的感應現象，形成感應電感，使電源轉化成 RLC 迴路，產生振盪效應，
其振盪阻尼值可由式 2-5 所示[47]。由式可知，當電阻越大，可使振盪阻值 越高，越不易發生振盪的效應；但 300Ω 所產生的平均電流僅 0.3A，放電效 率不高；而 100Ω 所產生的平均電流為 0.9A，在放電加工過程中，會產生電 流極大值，易造成迴路元件過熱，故本研究選擇 200Ω 作為多重「電阻-電容」
放電電源之限流電阻值。
67 59.8µm，加工時間 88s；而當電容值提升至 2400pF 時，雖然加工時間可更
67 59.8µm，加工時間 88s；而當電容值提升至 2400pF 時，雖然加工時間可更