圖 5-2 3.3v 及 5v 下降時間量測結果 5-1.3 3.3V 設定時間 (Settling Time)
圖5-3 3.3v 設定時間量測結果
由上圖可知 3.3v 設定時間量測結果為+ : 12μs –: 9μs 。
5-1.4 雜訊 (Noise)
圖 5-4 雜訊量測結果
由上圖可知雜訊量測結果其平均為 5.9μV/ Hz。 5-1.5 偏移電壓(Offset Voltage)
圖 5-5 偏移電壓量測結果
共取 5 顆 IC 進行量測偏移電壓範圍由上圖可知其結果為
± 3.5 mV 內。
5-2 量測結果與模擬比較
Performance Parameter Simulated Data (3.3 V) Measured Results (3.3 V) Offset Voltage 0.0063 mV ± 3.5 mV
Common-Mode Range 0 ~ 3.3V 0 ~ 3.3V
Bandwidth 0.2 MHz 0.1 MHz
Phase Margin 50 º 45 º
Common-Mode Rejection Ratio 142 dB 78 dB DC Gain 152 dB 80 dB Power-Supply Rejection Ratio + : 117 dB
–: 106 dB
+ : 76 dB –: 72 dB Settling Time + : 20μs
–: 18μs
+ : 12μs –: 9μs
Noise 6.53 nV/ Hz 5.9μV/ Hz
Power Consumption 1.7μW 3.1μW
Chip Size 0.015 mm2 0.015 mm2
表 5-1 規量測結果與模擬比較對照表
第六章 結論與展望
6-1 結論
本論文研究之方向在於低功率互補式金氧半運算放大器之設 計，並且將其應用在可攜式產品上。所有設計皆採全客戶（Full Custom）方式實現。晶片製作採用聯華電子公司提供之 CMOS 0.5um 2P2M 製程技術。此運算放大器之設計為了增加其輸入與輸出電壓範 圍而採用軌對軌輸入級與軌對軌輸出級。從量測結果發現所設計之運 算放大器功率損耗只有 3.1μW 並具有很大的 CMRR , PSRR 值 ,因 此證明運算放大器操作在3.3V 與 5V 時確實具有低功率的特性。
另外該電路之晶片佈局是以Fully Layout 來進行,其面積僅有 0.015 mm2 相較於一般商用同規格 IC 中之運算放大器面積大於 0.02 mm2 以上,因此本電路具備了面積, 性能,製程( 使用 0.5um ) 這 三項優勢,可降低產品成本符合業界之需求。
針對量測結果與模擬結果所產生之誤差較預期大，探究其原因 歸納 如下：
1. Foundry 所提供之 Model 準確性有誤差所造成。
2. 運算放大器佈局時元件之擺放對稱性與訊號線上因環境不同 訊號線長短不一產生寄生阻值或電容，造成偏移電壓的誤差。
3. 製程上漂移所產生的誤差。
對於輸入偏移電壓太大,造成運算放大器輸出誤差之問題，可朝 加入自動規零電路( Auto Zero) 或採用 Chopper 來降低偏移電壓所造 成之影響 。
6-2 未來展望
對於吾人所設計之運算放大器，就結論中所提的幾個問題來看，
仍是有很大的改進空間。
1. 因有鑒於可攜式產品應用廣泛,所使用之電源為一般電池,因 此低耗電與持久為主要訴求,所以低功率運算放大器在未來 的發展方面必須朝向更低電壓的設計發展，將來可朝2.5V 或 2.0V 甚至朝 1.5V 的方向發展，1.5V 的設計可用一個市售 1.5V 電池便可操作。
2. 吾人所設計之運算放大器設計中將輸入對設計在弱反轉區
上，能使操作電壓降低，但是因為弱反轉區的設計範圍很小，
並且在弱反轉區域上的特性不易掌控，因此很容易因為模擬參 數之不精確或製程的因素而使得電晶體不在此區域上操作，此 外還需考慮偏壓電路與輸出級是否能正常工作,相較於其他電 路中之電晶體皆操作在飽和區比弱反轉區域上的特性較易掌 控, 期望實驗室之學弟與學妹能有繼續研究此方面之成果。
附錄1：下線晶片(Die Photo)