中 華 大 學

中 華 大 學 碩 士 論 文

題目：低功率運算放大器設計應用於可攜式產品 Low-Power Operational Amplifier Design

For Portable Product Applications

系 所 別：電機工程學系碩士班 學號姓名：M09101021 陳昭陽 指導教授：田慶誠 博士

中華民國 93 年 7 月

摘 要

本研究提出一種低功率消耗之互補式金氧半運算放大器。設計時 採用軌對軌輸入級來增加輸入共模電壓的範圍，疊接組態用於提高放 大器增益。AB 類輸出級設計使得輸出電壓可以到達電源電壓範圍，

並以操作在弱反轉區的偏壓設計達到低電流損耗之目的。包含啟動電 路之偏壓電路設計用於提供運算放大器所需之穩定偏壓電流，以建立 與供應電源無關之直流操作點。除了低功率消耗的優點之外，本運算 放大器同時具有很高的共模拒斥比，電源拒斥比以及很小的晶片面積 0.015 mm²。

為了得到最佳的運算放大器性能，電路佈局上的主要原則包括運 用同心圓架構和假元件以降低製程不匹配的影響，以及應用保護環於 差動輸入對、補償電容和複晶電阻以阻隔來自基體與電源的雜訊。電 路設計時亦考慮因製程變化所引起的元件參數飄移之影響，進行最壞 情況模擬，以確認所有電路性能均能夠符合設計需求。整個運算放大 器的設計流程採用全客戶設計方式，電路製作使用 0.5 微米、二層複 晶矽二層金屬、N 型井、標準互補式金屬氧化物半導體製程。

在論文中亦介紹了幾種運算放大器量測的方法，對測試晶片實際 進行量測驗證，並與模擬結果作比較。實驗證明運算放大器共模拒斥 比達 78 dB 以上，電源拒斥比達 75 dB 以上，輸入偏移電壓在 ± 3.1 mV 以內，操作於 3.3 V 電源電壓時其功率消耗小於 50 μW。晶片面 積很小以及低功率消耗的特性，使得本論文所提出之運算放大器非常 適合於可攜式產品之應用。

關鍵字：低功率運算放大器、AB 類輸出級、弱反轉區、共模拒斥比、

電源拒斥比。

Abstract

This study presents a low-power CMOS operational amplifier (OP).

The rail-to- rail input stages are used to increase the range of input common-mode voltage and the cascode architecture is utilized to increase the gain of the amplifier. The rail-to-rail output voltage can be achieved using the class-AB output stages, and the current consumption of this OP is minimized using the weak-inversion biasing design. A bias circuit including a start-up circuitry is designed to provide a stable bias current for the OP to build up the operating points that are insensitive to supply voltages. Besides the advantage of low-power consumption, this OP has a high common-mode rejection ratio (CMRR), a high power-supply rejection ratio (PSRR) and a small chip area of 0.015 mm².

To achieve a high-performance OP, the common-centroid layout and dummy devices are implemented to reduce the mismatch due to the process variation, as well as the guard ring for differential input pairs, compensation capacitors and poly resistors to prevent the noise coupling from substrate or supply voltage. The deviation of the device parameter due to process variation has been simulated in the worst case to identify all the circuit performance to meet the design criterion. The OP is designed using the full-custom procedure, and is fabricated using the standard CMOS technology of 0.5-μm double-poly double-metal N-well process.

Several measuring configurations are described in this thesis to verify the performance of the test chip. The difference between measurement and simulation are compared. Experimental results indicate that the designed OP realizes a CMRR of greater than 78 dB, a PSRR of greater than 75 dB, an input offset voltage of less than ± 3.1 mV and a power consumption of less than 50 μW at a supply voltage of 3.3 V. with the characteristics of small chip area and low-power consumption, this proposed OP is well suitable for the applications of portable products.

Keywords - Low-power OP, class-AB output stages, weak inversion,

誌 謝

論文的完成要感謝每一位與我一起經歷的人。特別要感謝指導教授田 慶誠老師對我在 CMOS 電路設計領域上的啟蒙，讓我有機會接觸這 個領域的知識,並且對老師在研究教學的執著與認真，深深影響了我 對目前工作職場上,解決問題的方法與態度。感謝中華大學電機系王 志湖老師在這兩年的研究所生活中不斷的給我鼓勵。

我亦要感謝 建鋒、佳柏等學長在我課業上遇到困難時不吝指導，還 有學敏、光慶、佳清、宗憲、明志、柏成、嘉豪、黃新、家銓，以及 實驗室所有的同學，感謝你們適時的提供建議，讓我能順利的完成本 論文，也讓我在這兩年藉由與同學間的彼此切磋，豐富了我的知識、

增長了我的技能。

最後，還要感謝我的家人尤其愛妻慧雯有了她的支持，我才能無旁騖 地完成學業。願與他們分享這份榮耀與喜悅。

目 錄

中文摘要………..i

英文摘要………..ii

誌謝……….…iii

目錄……….…iv

圖目錄……….…vi

表目錄………viii

第一章 緒論……..………..1

1-1 研究背景…...………...1

1-2 研究動機與目的………..1

1-3 論文架構及研究方法………..2

第二章 低功率運算放大器設計………4

2-1 弱反轉區………...4

2-2 帶參考電路………...5

2-2.1 負TC 電壓……….7

2-2.2 正TC 電壓……….8

2-2.3 帶參考電路實現………....9

2-3 軌對軌輸入電路分析………..10

2-4 起始電路………..12

2-5 雙級運算放大器之補償………..…13

2-6 軌對軌輸出級電路分析……….….14

2-7 低功率運算放大器電路實現………...16

2-8 佈局及佈局考量………..17

第三章 低功率運算放大器電路模擬結果………21

3-1 共模拒斥比.………...21

3-2 電流消耗 ………22

3-3 直流增益.……….………..23

3-4 相位邊限.……….……..24

3-5 負電源拒斥比.……….…..25

3-6 正電源拒斥比.……….…………..26

3-7 輸入共模電壓範圍.……….………..27

3-8 雜訊.………..29

3-9 單位增益頻寬 .………..…………...30

3-10 設定時間 .………..31

3-11 規格與模擬結果………..………...33

第四章 量測方法及步驟介紹……….………34

4-1 輸入偏移電壓………..………...34

4-2 開迴路增益………34

4-3 共模輸入增益………35

4-4 等效輸入電阻 ………..……35

4-5 等效輸出電阻………35

4-6 增益頻寬積………36

4-7 設定時間 ……….…36

4-8 迴轉率………...37

4-9 共模拒斥比………...37

4-10 電源拒斥比……….…………38

4-11 雜訊……….……39

第五章 量測結果與模擬結果比較………..….40

5-1 量測結果………..…40

5-1.1 上升時間.………40

5-1.2 下降時間.………40

5-1.3 設定時間.………41

5-1.4 雜訊.………42

5-1.4 偏移電壓.………42

5-2 量測結果與模擬結果比較表……….………….43

第六章 結論與展望………..44

6-1 結論……….……….44

6-2 展望………. 44

附錄I 下線晶片DIE PHOTO……….……. 46

參考文獻..…….……….…….47

圖 目 錄

圖1-1 本論文研究流程……….……….2

圖2-1 弱反轉區特性曲線………..………4

圖2-2 電阻之電流鏡偏壓……….….5

圖 2-3 與供應電源無關之電流電路……….…6

圖 2-4 正 TC 電壓………...8

圖2-5 帶差參考電路……….…9

圖2-6 N 通道或 P 通道運算放大器之共模輸入範圍……….…11

圖2-7 軌對軌運算放大器之共模輸入範圍……….11

圖2-8 電路初始工作點……….12

圖2-9 起始電路………..…...12

圖 2-10 雙級運算放大器米勒電容………..…..13

圖 2-11 米勒補償極點分離………13

圖2-12 AB 類輸出級基本之架構………..14

圖2-13 AB 類輸出級之電路………..14

圖2-14 AB 類輸出級之輸出電流轉換圖………..15

圖2-15 低功率運算放大器電路………16

圖2-16 輸入對同心圓佈局………18

圖2-17 補償電容的最佳連接方式………19

圖2-18 電阻交錯擺置………20

圖2-19 電阻佈局………20

圖3-1 CMRR 3.3v 模擬結果………21

圖3-2 CMRR 5v 模擬結果………...21

圖3-3 3.3v 電流消耗模擬結果………...22

圖3-4 5v 電流消耗模擬結果………..22

圖3-5 3.3v 直流增益模擬結果………...……….23

圖3-6 5v 直流增益模擬結果………..….23

圖3-7 3.3v 相位邊限模擬結果………....…24

圖3-8 5v 相位邊限模擬結果………..….24

圖3-9 3.3v 負電源拒斥比模擬結果………....25

圖3-10 5v 負電源拒斥比模擬結果………...25

圖3-11 3.3V 正電源拒斥比模擬結果………..….26

圖3-12 5V 正電源拒斥比模擬結果………..…26

圖3-13 3.3V 輸入共模電壓範圍模擬結果………...27

圖3-14 5V 輸入共模電壓範圍模擬結果……….….28

圖3-15 3.3V 雜訊模擬結果………29

圖3-16 5V 雜訊模擬結果………...29

圖3-17 3.3V 單位增益頻寬模擬結果………30

圖3-18 5V 單位增益頻寬模擬結果………30

圖3-19 3.3V 設定時間模擬結果……….31

圖3-20 5V 設定時間模擬結果………32

圖4-1 輸入偏移電壓量測組態………..34

圖4-2 開迴路增益量測組態……….….34

圖4-3 共模輸入範圍量測組態……….……….35

圖4-4 等效輸入電阻量測組態……….…...35

圖4-5 輸出電阻量測組態………..……....35

圖4-6 增益頻寬積量測組態………..………36

圖4-7 設定時間量測組態………..…36

圖4-8 共模增益量測組態………..……37

圖4-9 差模增益量測組態………..………37

圖4-10 PSRR 量測組態……….………..38

圖4-11 雜訊量測系統架構圖………..…………39

圖5-1 3.3v 及 5v 上升時間量測結果……….…………...40

圖5-2 3.3v 及 5v 下降時間量測結果……….…………40

圖 5-3 3.3v 設定時間量測結果………41

圖5-4 雜訊量測結果……….……...42

圖5-5 偏移電壓量測結果……….…...42

表 目 錄

表3-1 規格與模擬結果對照表..………..………33 表5-1 量測結果與模擬比較表…………..………..43

第一章 緒論

1-1 研究背景

運算放大器的演進歷史已經有好幾十年的時間了，在剛開始應用 時是使用離散元件組成，一個運算放大器往往需要許多顆電晶體、電 阻以及電容來組成，這樣組成的運算放大器電路體積很大，使用上相 當不方便。隨著積體電路製程技術的進步，運算放大器也隨之積體 化，並且體積越來越小。剛開始時是以 BJT 運算放大器為主，但是 近年來之運算放大器多以互補式金氧半（CMOS）運算放大器為主，

原因是 CMOS 運算放大器的功率消耗較 BJT 運算放大器小，性能方 面也有很好的表現，在類比體電路上也較容易實現。目前低電壓、低 功率是所有電路設計的一個趨勢，一方面是因為製程之進步使得元件 無法承受太高之操作電壓，另一方是因為晶片的面積變小使得相同電 路單位面積承受之熱量變大，因此為了預防過熱，所以使用低電壓電 路，可降低其功率。另外考慮到電路的可攜性，使用一般市售電池便 能操作。基於以上所述，本研究之方向即是以低功率為設計考量之互 補式金氧運算放大器及其應用於可攜式產品上之研究。

1-2 研究動機與目的

從 80 年代開始，電路的複雜度日益增加，產品設計的趨勢正朝 向輕薄短小的方向發展。此一潮流使得設計參與者必須將類比和數位 的功能整合在一顆晶片中。基於此一原因，如何將類比電路實現在數 位電路最常用的CMOS 製程中就非常重要了。

運算放大器是大部份類比子電路中最關鍵的元件，特別是在類比數位 轉換 (ADC) 、濾波器 (FILTER) 、 交換式電容式電路 ( SCF) 的設 計上。在大部份的類比電路應用上，運算放大器的效能直接影響到系 統的效能。因此類比電路成功與否，關鍵就在於運算放大器的性能 , 在可攜式產品的應用上，特別要注意、及輸入輸出電壓範圍對電路所 造成的影響 , 因此吾人所設計之運算放大器是以功率損耗低於 5μ W 及工作電壓以 3.3V 與 5V 為主要研究目的。

1-3 論文架構及研究方法

本論文是以設計低功率移補式金氧半運算放大器為主要目標。第二章 中,主要介紹何謂弱反轉(Weak inversion)區,並探討低功率電路設計原 理及運算放大器設計方法與分析。第三章則介紹電路模擬與佈局技 巧。緊接在第四章中，將闡述晶片下線後之量測方法。第五章將總述 下線晶片的量測結果與前模擬之比較。最後將在第六章結論與展望。

本論文是採用類比設計工程師在設計一放大器時所採的設計流程，圖 1-1 為本論文之研究流程與設計流程：原理、設計、模擬、佈局、佈 局後模擬以及製作量測。在硬體實現上，則是應用全客戶(Fully custom) 的方式，進行電路的佈局及驗證。

圖1-1 本論文研究流程

第二章低功率運算放大器之設計

本研究之方向在於低功率軌對軌運算放大器（Rail-to-Rail

Operation Amplifier）之設計。以目前下線所使用之製程（UMC 0.5μM）

來考量，電路工作電壓的設計考量在3.3V 與 5v 下能正常之工作。

在設計上，並且達到一般放大器所應有之特性，如高增益(Gain)、低 偏移電壓(Offset Voltage)、低雜訊(Noise)、高輸入阻抗(Input

Resistance)、低輸出阻抗(Output Resistance)、高共模拒斥比

(Common-mode Rejection Ratio)和高迴轉率(Slew Rate)等等之外，並 具備高的電壓共模輸入範圍(Common-mode Input Voltage Range)與電 壓輸出擺幅(Output Voltage Swing)。此運算放大器電路的基本架構由 偏壓電路、輸入級、輸出級、頻率補償電路所組成，在本章中將會探 討此運算放大器之結構、設計考量、實現方式及實現結果，在後面的 章節還會設計它的應用電路與說明各種量測方法與量測結果，。本章 的目的是說明軌對軌運算放大器電路的設計、模擬、實現與量測，期 待能實現一高效能之運算放大器。

2-1 弱反轉區

以 Nmos 來說，雖然 Vgs < Vth ，但是 Vgs 的大小足以產生少 許的反轉區 ( depletion region ) 在通道的表面，稱為工作在 Weak inversion，其工作特性以 Nmos 來說就有如一個 NPN 的 BJT，其電流 公式如下

ox js t

t DS t

GS t

d

C 1 C n

mV q 25

V KT

V )) exp( V 1

nV )(

Vth exp( V

L I I W

當V_DS 3~4V_t，約為 75mV 則

nV ) Vth exp( V

L I I W

t GS t

d (2.1)

此時電流大小和

V

V

inversion ( Vgs < Vth ) 小於 Strong inversion (Vgs > Vth )，

所以 Weak inversion 適合運用在低電壓低功率的設計上。

圖 2-1 弱反轉區特性曲線

當VGS小於 threshold voltage ( Vth ) 此時電晶體工作在弱 反轉區，在這個弱反轉區 區域中其飽和在 V_DS 3~4V_t，約為 75mV，

飽和的意思並不是只飽合區，而是指在弱反轉區域中 I^d 在什麼條件 下會維持固定，也就是在 V_DS 3~4V_t，可參考圖 2-1，將公式 2.1 直接把 Id 對 Vgs 作微分可得

nVt

gm id

Vt 為 thermal voltage Vth 為 threshold voltage 由上面公式可 知 gm 和 Id 成正比，Is 又和 W/L 成正比，若要增加 gm 值，可增加 Id 來達成，增加 Id 有兩個方法，第一為直接增加 VGS，但若把 VGS 增 大容易把電晶體推向強反轉區；第二個方式為增加 Is 也就是增加 W/L 而不改變 VGS，這樣雖然不會把電晶體推向強反轉區，但會增大 其寄生電容而限制了頻寬，所以在設計時必須要特別注意。

2-2 帶參考 (Bandgap reference) 電路分析

類比電路中廣泛使用電壓電流的參考電路，這樣的參考電路顯示 了與供應電源和製程參數相關性低，且和溫度有明確相關性之直流數 值。而在設計帶差參考電路(bandgap reference)時首先必須產生一 個與供應電源無關的偏壓電路，而一般的電阻之電流鏡偏壓如圖 2-2，無法提供與電源無關的偏壓，而此電路的輸出電流對 V^DD相當敏 感：

1 2

1 1

1

L W L W

R gm I_OUT V^DD

圖2-2 電阻之電流鏡偏壓

為了得到一較不敏感的答案，假設電路必須自行偏壓，Iref 必 須由 Iout 推導出。如圖 2-4 其中 M3 和 M4 複製了 Iout，故定義了 Iref。如果最後 Iout 和 VDD 無關時，Iref 將複製出 Iout，因此隨著 此處所選定之尺寸，可以得到 Iout=KIref。因為每個負載二極體的 元件將從電流源饋入，故 Iout 與 Iref 和 V^DD 的相關性很低。為了明 確的定義電流，在 M2 下方加入 R^S電阻，並且假設 PMOS 元件大小相同 使 Iout=Iref。

S D GS

GS V I R

V _{1 2 2} 或

(2.2)

S OUT TH

N OX

N

OUT TH

N OX N

OUT V I R

L K W C V I

L C W

I

2 1

2 2

忽略基板效應

S out

N ox

OUT I R

K L

nC W

I 1

2 1

2 2

1 1 1 2

R K L

c W I

S

n ox n out

最後可以預期地得到與電流和供應電壓無關

圖 2-3 與供應電源無關之電流電路

對溫度顯示低相關性之參考電壓和電流在許多類比電路中被證明 為非常重要，而大部份的製程參數隨著溫度變化，如果一參考電路與 溫度無關時，則它通常也和製程無關。假設如果二個方向相反溫度係 數(Temperature coefficients,TCs)，利用適當的權重相加，便可以 形成一個零 TC 值。例如：對二個隨溫度變動相反方向之電壓 V1 和 V2 而言，可以選擇 A1 和 A2 使得 2-6 式，得到一參考電壓為

V^REF=A1V1+A2V2，其 TC 值為零。而且必須確定二個分別擁有正和負 TC 之電壓，在半導體技術中雙載子電晶體的特性已被證明最可以重複生 產且擁有提供正和負 TC 值。

(2.3)

(2.4)

(2.5)

2 0 1 2

1 T

A V T

A V (2.6)

2-2.1 負 TC 電壓

雙載子電晶體之基極-射極電壓，pn 接面二極體的前進電壓顯示 了一個負 TC，首先我們以容易使用之數值來象 TC 的表示式。

對一個雙載子元件而言，我們可以寫出I_C I_S exp(V_BE /V_T)，其中

q kT

V_T / ，飽和電流I_S和 kTn_i²成比例，其中 象徵了次要載子之遷 移率；而n_i象徵了矽晶之內在次要載子濃度。這些數值對於溫度之相 關性可表示為 ₀T^m，其中m 3/2且n_i² T³exp[ E_g /(kT)]，其中

eV

E_g 1.12 為矽的能帶差，因此

kT bT E

I_S ^{4 m}exp ^g

其中 b 為比例因子。寫出 ln( )

S C T

BE I

V I

V ，我們可以計算基極-射極電

壓之 TC 值，將V_BE對 T 取微分，我們必須知道I_C的特性為溫度的函數。

為簡化分析，我們現在假設I_C維持為常數，因此：

T I I V I I T V T

V _S

S T

S C T

BE ln

從(3.5)式中，我們得到

) )(

(exp exp

) 4

( ^{3 4} ₂

kT E kT bT E

kT T E

m T b

IS m g m g g

因此，

T T g

S

S

T V

kT E T m V T

I I V

) 2

4 (

利用式(3.6)和(3.8)，我們可以寫出

(2.7)

(2.8)

(2.9)

(2.10)

T

q E V m V

kT V E T m V I

I T V T V

S T BE

T T g

S C T BE

/ )

4 (

) 4 (

ln ₂

式(3.9)給定了在一給定溫度 T 時之基極-射極電壓的溫度係數 值 ， 顯 示 了 和V_BE本 身 的 相 關 性 。 當V_BE 750mV 且 T=300K 時 ，

mV K T

V_BE 1.5 。

2-2.2 正 TC 電壓

二個雙載子電晶體操作於不同的電流密度下，其基極-射極電壓差 和絕對溫度成正比。例如：圖 3.13 假設二個相同的電晶體(I^S1=I^S2) 分別偏壓於集極電流為 nI⁰和 I⁰基忽略其基極電流，

n I V

V I I V nI V

V

V _T

S T S T BE BE

BE ln ln ln

2 0 1

0 2

1

因此，V^BE之差異顯示了一個正的溫度係數：

q n k T V_BE

ln

(2.11)

(3.12)

(3.13)

圖 2-4 正 TC 電壓

2-2 帶差參考電路實現

由上述求得負 TC 和正 TC 電壓，發展出一具有零溫度係數之參考電 路。寫成V_REF A1V_BE A2V_T lnn ，其中V_T lnn為二個操作於不同電流密 度下之雙載子電晶體的基極-射極電壓差。在室溫中， mV K

T V_BE

5 . 1

而 mVK

T V_T

087 .

0 ，而假設 A1=1 便可求得A2 nln 17.2，因此對零 TC 來說

V V

V

V_{REF BE} 17.2 _T 1.25

如圖 2-5 所示，假設 B13-B14 和 B11-B12 為相同的差動對，因此 I^D1=I^D2，電路必須確保 V^X=V^Y。

因此：

5 1

2 1

ln

D T

D

D I

R n I V

I

圖2-5 帶差參考電路

(3.14)

(3.15)

2-3 軌對軌輸入級（Rail-to-Rail Input Stage）電路分析

現今的電路設計多朝向低電壓之設計，相對於電壓訊號可輸入或 輸出的範圍就相對變小了，為了使電路的工作電壓降低，但又不影響 其應用範圍下，最佳之解決方法就是將電路（運算放大器）之電壓輸 入與輸出之範圍設計到最大，理想值就是正電源與負電源的範圍，因 此這個架構之運算放大器就叫做軌對軌運算放大器（Rail-to-Rail Operation Amplifier）。但是實際上因為電晶體之 Vdsat 之影響，輸出 範圍與理想值仍有些許之誤差（約0.1V），與一般放大器比較，電壓 訊號可輸入範圍與輸出的擺幅已有了很大的改進。

另一方面的考量在於信號與雜訊比（signal-to-noise ratio，SNR），

power noise

power signal

SNR 10log （dB 值表示）

式子中之signal power 與 noise power 是指其方均根（rms）值。以一 個雜訊Vn 來說，其方均根值定義為：

12 0

2 )

(

1 ^T

rms Vn t dt

Vn T

因為軌對軌運算放大器架構能使電壓訊號可輸入或輸出的範圍更 大，相較於雜訊來說，電路的信號與雜訊比會變的較大，讓雜訊對電 路的影響降低。

在一般單輸入對之運算放大器之輸入對是採用NMOS 輸入對或 PMOS 輸入對，若使用 NMOS 輸入對則共模輸入範圍在低電壓時將 無法得到輸出結果，其共模有效範圍在：

VSS＋Vgsn+Vdsat < Vcm <VDD

相反的，若使用PMOS 輸入對則共模輸入範圍在高電壓時將無法得 到輸出結果，其共模有效範圍在：

VSS< Vcm <VDD–Vsgp–Vdsat

因此將這兩種輸入對之特性結合，於是產生一種共模輸入範圍可介於 正電源與負電源間之軌對軌輸入級（Rail-to-Rail Input Stage），而當共 模輸入範圍在滿足下式時，兩種輸入對電晶體都在導通狀態：

VSS＋Vgsn+Vdsat < Vcm <VDD–Vsgp–Vdsat

以上所述之理論可由圖2-6 與圖 2-7 來瞭解。由圖上可看出，本架構 的操作電壓至少要：

V_sup,min=Vsgp + Vgsn + 2Vdsat

圖2-6 N 通道或 P 通道運算放大器之共模輸入範圍

圖 2-7 軌對軌運算放大器之共模輸入範圍

VD

VS R1 Ib1 R2

R3 Ib2 R4

Vin Vin

M1 M2

M3 M4

+ = Vcm

Vcm

Vcm ^Vgsn Vdsat Vdsat

Vsgp

Vin

VDD

VSS R1

Ib1

R2

R3 R4

Ib2

Vin Vin

M1

M3 M4

Vcm

Vcm

Vdsat Vdsat

Vsgp M2 Vin

2-4 起始電路(Startup Circuit) 分析

為何需使用起始電路,如圖 2-8 所示當電源 turn on 時其將 有兩個工作點,且初始時將落在 point B 致使電路無法正常操作 。 如圖 2-9 所示假設當 I=0 , VA 電位接近於 VDD 因 S1 維持 turn on , VB 電位被拉至 VDD 致使 S3 turn on , VA 電位下降,B13 及 B14 turn on 此時產生電流 I mirror 至 S2 turn on ,因 S3 之 W/L 較 S1 大,故 VB 電位被強制拉至接近於 GND ,導致於 S3 turn off Vds3 電位上升,VA 電位進入至偏壓穩定狀態,整個起始電路動作完成。

圖 2-8 電路初始工作點

圖 2-9

起始電路

2-5 雙級運算放大器之補償

雙級放大器，可以用圖 10.25(a)來表示，其中 A^v1、A^v2分別為第 一級和第二級的增益，C^E兩極間所對應的等效電容，由於節點 E 所產 生的極點ω^PE和節點 A 所產生的極點ω^PA相當接近，使得電路的相位 安全邊界接近零度，所以必須加以補償以增加電路的穩定，一個較有 效率的頻率補償如圖 10.25(b)，Cc 為補償電容，其中運用第一級提 供高輸出阻抗和第二級提供了小的增益，以提供適合米勒大電容的環 境；在圖 10.25(b)中，運用米勒定理，補償電容 C^C在節點 E 產生了 大電容為(1+A^V2)C^c，則節點 E 的總電容值為[C^E+(1+A^V2)C^c]，將原來的 極點 (R^OUT1C^E)^-1 移動到 {R^OUT1[C^E+(1+A^V2)C^c]}^-1，由於在補償的過程中，

電容值會放大 A^v2，所以在低頻極點只需利用一小電容來達成，並且 節省了晶片面積。此方法稱為米勒補償。

圖 2-10

雙級運算放大器

除了降低所需電容之外，米勒補償的一個重要效應就是極點分 離，使得中間級也是節點 E 所產生的極點ω^PE往低頻的方向移動，輸 出的極也就是節點 A 所產生的極點ω^PA往高頻的方向移動，如此一來 就使電路更加穩定，也達到頻率補償的效果。圖 2-11(a)和圖 2-11(b) 分別為補償前和補償後極點變化的情形。

圖 2-11 米勒補償極點分離

2-6 軌對軌輸出級

本電路之輸出級採用 AB 類輸出級之架構，AB 類輸出級又稱做 推挽式輸出級。好的輸出級應具備的條件就是要有大的輸出電流，這 樣才具有好的驅動能力，同時應具備低的靜態電流，這樣功率效能比 才會高，以功率效能比來說，當輸出為一個弦波訊號時，AB 類輸出 級功率效能比可以達到 75 %，而 A 類輸出級之功率效能比卻只有 25% 。下圖為 AB 類輸出級之基本電路結構：

圖 2-12 AB 類輸出級基本之架構

本運算放大器所使用之輸出級之電路如下圖，兩個同相位的信號 Iin1 與 Iin2，連接到兩個共源極的電晶體 M23 與 M24，電晶體 M16 與M8 當作一個浮接的電流源（Floating Current Source），這個浮接的 電

圖2-13 AB 類輸出級之電路

流源提供 M1 與 M5 閘極間之定電壓降，靜態電流是由兩組電晶體 (M1~M4，M5~M8)決定，M2-M3 與 M6-M7 接成二極體形式，如此 是為了要產生M4 與 M8 的閘極偏壓，不使用電阻產生偏壓是考慮到 使用電阻所需的面積太大。我們假設Ib1=Ib2 時 M3 與 M4 的 Vsg 相 同且M7 與 M8 的 Vgs 相同，於是輸出的靜態電流為

21 1 24

/ /

L W

L I W

I_{q b}

其中

29 23 21

24

/ / /

/

L W

L W L

W L W

圖2-14 AB 類輸出級之輸出電流轉換圖 其中電流關係式滿足 Ipush Ipull 2 Iq

電晶體M12 與 M16 一樣是一組浮接的電流源，提供偏壓電流給另一 組浮接的電流源（M4 與 M8）。M11、M12 、M2、M3 與 M15、M16、

M6、M7 兩組電晶體的功能就類似 M1~M4 與 M5~M8 兩組電晶體，

它產生了浮接的電流源的電流，電流大小由下式決定：

21 7

1 /

2 /

L W

L I W

I_{AB b}

當一個同相位的信號推（PUSH）輸出級時，M1 與 M5 的閘極電壓也 隨之增加，此時 M4 的 Vsg 增加，M4 的電流也增加，但此時 M8 卻 正好相反，Vgs 降低，電流也降低，M8 減少的電流恰等與 M4 增加 的電流，因此這個浮接電流源始終都能維持一穩定之電流。相同的當

一個同相位的信號挽（PULL）輸出級時，動作原理是一樣的。

2-7 低功率運算放大器電路實現

本次所設計的所有電路皆使用 HSPICE 電路模擬軟體作電路佈局 前與佈局後之模擬，電路佈局是使用 Cadence 軟體，製程技術採用 UMC 0.5um 2P2M N-well CMOS 製程,在佈局的過程中必須注意到許 多佈局之技巧，像元件採用同心圓方式佈局，與保護環(Guard Ring) 佈局，以及使用假元件(Dummy)等等，目的是為了讓元件達到盡可能 的匹配，使製程上的誤差影響減低到最少。

圖2-15 低功率運算放大器電路

電路中所有 MOS 元件之基極端(B)皆接至最正或最負之點 ( NMOS 接至 VSS，PMOS 接至 VDD )，因此許多 MOS 元件會受基 體效應( Body Effect )影響，造成 MOS 元件臨界電壓的增加, 基體效 應對於元件臨界電壓的增加之關係式為下式:

f sb

f T

T V V

V ₀ 2 2

V

f ＝ 表面位能函數 (典型值 0.6 V )

臨界電壓的增加或不穩定會造成電路特性有些許的影響，但因為以下 兩個因素使得這些影響不能完全免除：

1. 製程技術的限制：這次下線使用 UMC 2P2M N-Well 製程，因此無 法避免此效應，除非使用Twin-Well 製程否則無法解決這個問題。

2. 另外考慮到佈局之便利性，若要使基體效應消除，在佈局上將使 面積增加，且佈局較麻煩，因此在電路影響與佈局考量上必須有 所取捨。

2-8 佈局及佈局考量

佈局的良窳與否，直接影嚮電路的效能。對類比電路而言，

佈局時要把握的首要原則為對稱，要使訊號經過的路徑能最短，因此 一個好的類比電路佈局應符合下列幾點原則。

1 相同特性的元件進行匹配 (match)，比如說，不要拿複晶(poly 阻和 well 電阻來作匹配。

2 進行匹配的元件須工作在同一溫度下。

3 為了使得元件能夠匹配，可以增加元件尺寸。

4 在佈局元件時，應使每個元件之間能有最小的距離，對於和電 容接在一起的電阻雖然不是很重要，然而，對 MOS 電晶體是 很重要的。

5 相對於矽晶，元件的佈局方向應該是相同的，把元件擺置成平 行的，以使它們能有相同的電流方向。因為對MOS 電晶體而 言，不同的方向會對其移動率 (mobility) 造成輕微的影嚮。

6 所有的匹配元件應具有相同的周長。

7 使用同心圓 (centroid) 佈局方式來進行匹配。

8 在串連元件的二端加上 dummy 元件。

9 如果以上的設計原則仍不足以減少不匹配效應，就得要用調整 (trimming) 的方式。

在佈局上，要特別注意的是：電路中每個電晶體電流流動的方向應維 持一致，特別是在差動輸對中；二級放大器的輸出端和源極隨耦器之 間的路徑應是最短路徑，如此才可降低雜訊的干擾和具備比較小的寄 生電容以免相位邊際過小，造成系統不穩定。

為了使得雜訊的干擾能降至最小，在佈局時，每顆電晶體週圍皆加上 guard ring，並將環繞在 NMOS 週圍的 guard ring 接至 VSS，而 PMOS 週圍的 guard ring 則接至 VDD。須特別注意的是接至 guard ring 的 VDD、VSS 和供給放大器電路的正、負電源是分開，這是為了要使 雜訊的干擾能降至低。另外，由於 metal 1 和 metal 2 之間亦會產生電 容，所以在佈局時要儘量避免金屬線間發生重疊，以使寄生電容能降 至最低。

在運算放大器的佈局上必須有許多方面的考量，因為佈局的好 壞影響著整個OP 的特性如偏移電壓、雜訊等。電晶體與電阻佈局的 匹配性、輸入對的佈局方式以及元件保護環(Guard Ring)的佈局等 等，以下介紹運算放大器佈局方法。

1. 輸入對採同心圓方式佈局：

圖2-16 輸入對同心圓佈局

輸入對採同心圓方式佈局，如此一來，受製程上下左右影響的效應都 會被抵消。

在差動對電晶體的佈局上，每顆都被切割時以2 的倍數為單位 平行的電晶體。此一佈局技巧使得差動對在 X 和 Y 軸上皆呈對稱狀 態，任何呈現在電路上的梯度效應皆以相同的方向同時影嚮 M1 和 M2；而 dummy 電晶體則可以使二邊的電晶體有一致的特性，以免因 二邊的電晶體在幾何大小上和中間的電晶體不一致，使得其特性有些

M2

M2 M1

M1

微的差距。使用此法可大幅地降低運算放大器中差動對的非理想特性

－輸入偏移電壓。

2. 在運算放大器中的補償電容 C_C，最佳的接法如圖 4-7 所示。補償 電容的佈局實現是由二層複晶(poly)重疊而成，以 cpoly 為底層，gpoly 為上層。連接時，以底層的 cpoly 來連接至 VO，上層的 gpoly 則連 接至用來當主動負載的電晶體上。為了使電荷能夠平均分佈在上、下 二片poly 上，在連接 poly 時必須注意到 contact 的擺置要能使電荷均 勻的分佈在 poly 上。在吾人所設計的運算放大器中，補償電容的佈 局即是以此原則進行。

圖 2-17 補償電容的最佳連接方式

2. 電阻佈局技巧：

在進行電阻的佈局時，應將電阻集中並交錯擺置，如圖 4-8.A 所示。

比如說要有一顆20KΩ的電阻，則吾人可以用一顆 20KΩ的電阻，亦 可用10 顆 2KΩ的單位電阻串聯成 20KΩ的電阻。採用此法，當製程 或光罩有所漂移時，可以讓每顆電阻承受相同的變異，以使其比值能 固定在一常數值下。考慮到溫度效應，電阻的擺製方向也要考慮進 來，原則上要和電路中的熱源擴散方向垂直，以使每顆電阻所受的溫 度梯度都相同。圖 4-9.B 為儀表放大器中的電阻佈局。在此佈局中，

四周皆放置 dummy 電阻，以使電阻的邊緣能有較好的結晶結果，進 而得到準確的增益。

圖2-18 電阻交錯擺置

圖2-19 電阻佈局 3. 元件加保護環(Guard Ring)與襯墊(Shield)：

為了降低底層（Substrate）之雜訊耦合，除了可將元件之間距拉大外，

也可在每一元件(電晶體、電阻、電容)外圍加上保護環(Guard Ring)，

另外將電容放置在 N-well 上將 N-well 當 Shield，如此也能降低雜訊 的影響。

4. 電晶體匹配：

若兩個需匹配的電晶體在佈局上不匹配的話，最明顯的影響是造成較 大的偏移電壓，在電流鏡的佈局上，兩個鏡射的電晶體若設計成放大 某個比例時，兩個電晶體單個佈局的 W 與 L 最好一樣，倍數再由並 聯數目決定。

5. 訊號路徑：

在所有訊號的路徑上，儘量不要有不要有其它訊號或電源重疊交錯，

不要讓訊號與訊號間互相影響，也不要讓電源影響到訊號路徑。

四周擺上dummy 溫度效應梯度方向

第三章 低功率運率運算放算放大器電路模擬結果

以下所有電路模擬所掛之負載皆以電容值 60 PF 來模擬。

3-1 共模拒斥比(Common-Mode Rejection Ratio )

圖 3-1 CMRR 3.3v 模擬結果

圖 3-2 CMRR 5v 模擬結果

由上圖針對3.3V , 5V 共模拒斥比模擬結果當頻率等於 1 HZ 時分 別為 142 dB 與 141 dB。

3-2 電流消耗 (Current Consumption)

圖 3-3 3.3v 電流消耗模擬結果 由上圖針對 3.3V 電流消耗模擬結果當取 1.6V 時電流為

0.485uA 因此其功率消耗 P = 3.3V x 0.485uA = 1.6uW。

圖 3-4 5v 電流消耗模擬結果

由上圖針對 5V 電流消耗模擬結果當取 2.5V 時電流為 0.464μA

因此其功率消耗 P = 5V x 0.464μA = 2.32μW。

3-3 直流增益(Dc Gain)

圖3-6 5v 直流增益模擬結果

由上圖針對 3.3V , 5V 直流增益模擬結果取共模輸入電壓之一半位置 分別為150 dB 與 152 dB 。

3-4 相位邊限 (Phase Margin)

圖 3-7 3.3v 相位邊限模擬結果

由上圖針對 3.3V , 5V 之相位邊限模擬結果取輸入共模電壓等於一半 時分別為59 º 與 66.5 º 。

3-5 負電源拒斥比(Negative Power Supply Rejection Ratio )

由上圖針對 3.3V , 5V 負電源拒斥比模擬結果取輸入頻率約等於 0.01HZ 為 106 dB。

3-6 正電源拒斥比(Positive Power Supply Rejection Ratio )

由上圖針對 3.3V , 5V 正電源拒斥比模擬結果取輸入頻率約等於 0.01HZ 時為 117 dB。

3-7 輸入共模電壓範圍(Input Common-mode Range )

圖 3-13 3.3V 輸入共模電壓範圍模擬結果

圖 3-14 5V 輸入共模電壓範圍模擬結果

由上圖針對 3.3V , 5V 輸入共模電壓範圍模擬結果可看出輸入與輸 出斜率約等於1 , 當 Output 0~3.3V 與 0 ~5V 時幾乎與輸入電壓 相同,因此可證明出具有軌對軌之電路特性。

3-8 雜訊(Noise )

圖 3-15 3.3V

雜訊

圖3-16 5V

雜訊

由上圖針對3.3V , 5V

雜訊

3-9 單位增益頻寬(Unit Gain Band width)

位增益

位增益

由上圖針對 3.3V , 5V 模擬單

位增益

增益為 0 dB

3-10 設定時間 (Settling Time)

圖 3-19 3.3V 設定時間模擬結果

圖 3-20 5V 設定時間模擬結果

由上圖針對 3.3V , 5V 設定時間模擬結果分別為+ : 20μs –: 18μs 與+ : 24μs –: 20μs。

3-11 規格與模擬結果

Performance Parameter Spec Simulated Data (3.3 V)

Simulated Data (5V)

Common-Mode Range 0 ~ 5 V 0 ~ 3.3V 0 ~ 5 V Bandwidth 0.1 MHz 0.1 MHz 0.1 MHz Phase Margin 45 º 59 º 66.5º Common-Mode Rejection Ratio 80 dB 142dB 141 dB DC Gain 80 dB 150dB 152 dB Power-Supply Rejection Ratio + : 80 dB

–: 80 dB

+ : 117 dB –: 106 dB

+ : 117 dB –: 106 dB Settling Time + : 25μs

–: 25μs

+ : 20μs –: 18μs

+ : 24μs –: 20μs Noise 6.0 nV/ Hz 6.53 nV/ Hz 6.53 nV/ Hz

Power Consumption 5μW 1.7μW 2.32μW Chip Size 0.02 mm² 0.015 mm² 0.015 mm²

表 3-1 規格與模擬結果對照表

第四章 量測方法及步驟介紹

4-1 輸入偏移電壓（Input Offset Voltage）V

圖 4-1 輸入偏移電壓量測組態 量測步驟：

(1) 電路如圖 4-1 所示，使用 HP4155B 進行量測。

(2) 因 Vi 接至 GND 故量測 Vo = Vos 既為偏移電壓 。

4-2 開迴路增益（Open Loop Gain）

圖4-2 開迴路增益量測組態 量測步驟：

(1) 電路如圖 4-2 所示，使用 HP4155B 提供電路電源並以 Lecroy 6100 示波器進行量測。

(2) RC 所組成高通濾波器,主要作用在濾除直流偏移電壓。

(3) 定義

i o

V V

A V

4-3 共模輸入範圍（Input Common-mode Range） V

圖 4-3 共模輸入範圍量測組態 量測步驟：

(1) 電路如圖 4-2 所示，使用 HP4155B 進行量測。

(2) 定義非反相輸入端為 V1，由 VSS掃描至VDD，量測Vout 處電 壓可得一條電壓變化曲線，取其斜率為 1 時的 Vout 範圍即為共 模輸入範圍。

4-4 等效輸入電阻（Equivalent Input Resistance）Rin

圖4-4 等效輸入電阻量測組態 量測步驟：

(1) 電路接法如圖 4-4 所示，使用 Lecroy 6100 示波器、HP 34401A 數位電表。

(2) 在 Vi 端輸入 1V_P-P 電壓，調整可變電阻，並以示波器觀測非 反相輸入端(V₊)；當非反相輸入端電壓為 0.5V_P-P 時，以數位 電表量測可變電阻，其讀值即為輸入電阻值。

4-5 等效輸出電阻（Output Resistance）Rout

圖 4-5 輸出電阻量測組態 量測步驟：

(1) 電路接法如圖 4-5 所示，使用 Tektronix TDS 410 示波器、HP 34401A 數位電表。

(2) 在 Vi 端輸入 1V_P-P 電壓，調整可變電阻，並以示波器觀測輸 出端(Vout)；當輸出端電壓等於 0.5V_P-P時，以數位電表量測可 變電阻，其讀值即為輸出電阻值。

4-6 增益頻寬積（Gain Bandwidth Product）

圖 4-6 增益頻寬積量測組態 量測步驟：

(1) 電路接法如圖 4-6 所示，使用 Lecroy 6100 示波器。

(2) 在輸入端 Vi 加入一正弦波訊號，電壓大小視放大倍率而定。

以示波器量取 Vi 和 Vout 端之訊號，並設定其量測 rms 值。逐 步調高輸入訊號之頻率，當 Vout = Vi/ 2時，此時之頻率即為 3db 頻率。

(3) 定義 GBP Av f_3db。

4-7 設定時間(Settling Time)

圖 4-7 設定時間量測組態 量測步驟：

(1) 電路接法如圖 4-7 所示，使用 Tektronix TDS 6100 示波器。

(2) 輸入端 Vi 輸入一 20KHz 方波，並以示波器觀察輸出端波形 從上升或下降至過阻尼(Overshoot)振幅變化在+ - 0.1% 以內 所需之穩定時間。

4-8 迴轉率（Slew Rate） SR

(3) 電路接法同圖 4-7 所示，使用 Lecroy 6100 示波器。

(4) 在輸入端 Vi 輸入一 20KHz 方波，並以示波器觀察輸出端，調 整方波之振幅使輸出達到最大之擺幅。

(5) 調整示波器，觀察並記錄波形之上升和下降時間Δt 與電壓值 ΔV。

(6) 定義

t SR V 。

4-8 共模拒斥比（Common-Mode Rejection Ratio） CMRR

圖4-8 共模增益量測組態 圖 4-9 差模增益量測組態 量測步驟：

(1) 共模量測之電路如圖 4-8 所示，使用 Lecroy 6100 示波器進行 量測。

(2) 以任意波形訊號產生器產生一交流訊號及直流準位至輸入端 (Vi)，量測輸出端(Vout)電壓。

(3) 定義

Vin A_CM Vout。

(4) 差模量測之電路如圖 4-9 所示。

(5) 以任意波形訊號產生器產生一交流訊號及直流準位至輸入端 (Vi)，量測輸出端(Vout)電壓。

(6) 定義

Vin A_DM Vout。 (7) 定義

CM DM

A CMRR 20log A 。

此方法之電阻值可視共模增益值的情況作調整，因為量測儀器的最 小刻度有限。若共模增益值夠小，可直接使用開迴路接法量測共模 增益值，再計算其共模拒斥比。

4-9 電源拒斥比 （Power Supply Rejection Ratio） PSRR

圖4-10 PSRR 量測組態

量測步驟：

(1) 令 Vgnd = 0 量測 +PSRR。

(2) 令 V_i 接地 Vdd 輸入一訊號,量得 Vout 端的電壓，得知 Add 增益。

(3) 令 Vdd = 0 並在 Vi 輸入電壓,量得 Vout 端的電壓，得知 Av ( Vdd = 0 ) 增益。

(4)

) 0 (

) 0 log (

20 V

of PSRR _DD

Vi Add

Vdd

AV ，得正電源拒斥比。

(5) 令 Vdd = 0 量測 -PSRR。

(6) 令 V_i 接地 Vgnd 輸入一訊號,量得 Vout 端的電壓 得知 Add 增益。

(7) 令 Vgnd = 0 並在 Vi 輸入電壓,量得 Vout 端的電壓，得知

Av ( Vgnd = 0 ) 增益。

(8)

) 0 (

) 0 log (

20 Vss of

PSRR Add Vi

Vgnd

AV ，得負電源拒斥比。

4-10 雜訊

運算放大器雜訊的量測架構如圖 4-11 所示，待測物之正負電壓 源是由 HP4155B 半導體參數分析儀負責供應。待測元件置放於該分 析儀之測試盒內以消除電磁輻射之干擾，然後以導線連接至 HP 4395A 網路頻譜分析儀上，並從該儀器螢幕得知其結果, 這是根據一 般業界所使用之量測設備所建立的雜訊量測架構圖。另外接地非常重 要，一定要將所有儀器的地端接在一起。而量測出來的雜訊在 60Hz 處一定會比較大，這是因為從巿電來的60Hz 雜訊干擾到儀器的量測 結果，因此該部份資料將不予採用。

圖4-11 雜訊量測系統架構圖

第五章 量測結果與前模擬比較

5-1 量測結果

5-1.1 上升時間 (Rising Time)

圖 5-1 3.3v 及 5v 上升時間量測結果 5-1.2 下降時間 (Falling Time)

圖 5-2 3.3v 及 5v 下降時間量測結果 5-1.3 3.3V 設定時間 (Settling Time)

圖5-3 3.3v 設定時間量測結果

由上圖可知 3.3v 設定時間量測結果為+ : 12μs –: 9μs 。

5-1.4 雜訊 (Noise)

圖 5-4 雜訊量測結果

由上圖可知雜訊量測結果其平均為 5.9μV/ Hz。 5-1.5 偏移電壓(Offset Voltage)

圖 5-5 偏移電壓量測結果

共取 5 顆 IC 進行量測偏移電壓範圍由上圖可知其結果為

± 3.5 mV 內。

5-2 量測結果與模擬比較

Performance Parameter Simulated Data (3.3 V) Measured Results (3.3 V) Offset Voltage 0.0063 mV ± 3.5 mV

Common-Mode Range 0 ~ 3.3V 0 ~ 3.3V

Bandwidth 0.2 MHz 0.1 MHz

Phase Margin 50 º 45 º

Common-Mode Rejection Ratio 142 dB 78 dB DC Gain 152 dB 80 dB Power-Supply Rejection Ratio + : 117 dB

–: 106 dB

+ : 76 dB –: 72 dB Settling Time + : 20μs

–: 18μs

+ : 12μs –: 9μs

Noise 6.53 nV/ Hz 5.9μV/ Hz

Power Consumption 1.7μW 3.1μW

Chip Size 0.015 mm² 0.015 mm²

表 5-1 規量測結果與模擬比較對照表

第六章 結論與展望

6-1 結論

本論文研究之方向在於低功率互補式金氧半運算放大器之設 計，並且將其應用在可攜式產品上。所有設計皆採全客戶（Full Custom）方式實現。晶片製作採用聯華電子公司提供之 CMOS 0.5um 2P2M 製程技術。此運算放大器之設計為了增加其輸入與輸出電壓範 圍而採用軌對軌輸入級與軌對軌輸出級。從量測結果發現所設計之運 算放大器功率損耗只有 3.1μW 並具有很大的 CMRR , PSRR 值 ,因 此證明運算放大器操作在3.3V 與 5V 時確實具有低功率的特性。

另外該電路之晶片佈局是以Fully Layout 來進行,其面積僅有 0.015 mm² 相較於一般商用同規格 IC 中之運算放大器面積大於 0.02 mm² 以上,因此本電路具備了面積, 性能,製程( 使用 0.5um ) 這 三項優勢,可降低產品成本符合業界之需求。

針對量測結果與模擬結果所產生之誤差較預期大，探究其原因 歸納 如下：

1. Foundry 所提供之 Model 準確性有誤差所造成。

2. 運算放大器佈局時元件之擺放對稱性與訊號線上因環境不同 訊號線長短不一產生寄生阻值或電容，造成偏移電壓的誤差。

3. 製程上漂移所產生的誤差。

對於輸入偏移電壓太大,造成運算放大器輸出誤差之問題，可朝 加入自動規零電路( Auto Zero) 或採用 Chopper 來降低偏移電壓所造 成之影響 。

6-2 未來展望

對於吾人所設計之運算放大器，就結論中所提的幾個問題來看，

仍是有很大的改進空間。

1. 因有鑒於可攜式產品應用廣泛,所使用之電源為一般電池,因 此低耗電與持久為主要訴求,所以低功率運算放大器在未來 的發展方面必須朝向更低電壓的設計發展，將來可朝2.5V 或 2.0V 甚至朝 1.5V 的方向發展，1.5V 的設計可用一個市售 1.5V 電池便可操作。

2. 吾人所設計之運算放大器設計中將輸入對設計在弱反轉區

上，能使操作電壓降低，但是因為弱反轉區的設計範圍很小，

並且在弱反轉區域上的特性不易掌控，因此很容易因為模擬參 數之不精確或製程的因素而使得電晶體不在此區域上操作，此 外還需考慮偏壓電路與輸出級是否能正常工作,相較於其他電 路中之電晶體皆操作在飽和區比弱反轉區域上的特性較易掌 控, 期望實驗室之學弟與學妹能有繼續研究此方面之成果。

附錄1：下線晶片(Die Photo)

0.5um 2poly 2metal N-well process

參考文獻

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